C波段頻率源設計及性能分析

宋小勇，宋里瑾，王曉遠

（中國空空導彈研究院 河南 洛陽 471009）

隨著通信技術的不斷發(fā)展，系統(tǒng)對頻率源提出了越來越高的要求。高頻段、低相位噪聲、高穩(wěn)定度是頻率源的發(fā)展方向。本文設計一種C波段的鎖相環(huán)頻率源，具有低噪、高穩(wěn)定度的特點，并最終應用于C波段的調(diào)制系統(tǒng)中。

1 鎖相環(huán)頻率源原理

鎖相環(huán)是一種相位負反饋系統(tǒng)，它通過鑒相器將壓控振蕩器與參考振蕩源的相位差轉變?yōu)檎`差電壓，控制壓控振蕩器的頻率，使壓控振蕩器與參考頻率源的相位差鎖定在某一固定值[1]。其原理如圖1所示。

圖1 鎖相環(huán)頻率源原理圖Fig.1 PLL frequency generator schematic diagram

2 頻率源分析

對本振頻率源的基本要求是穩(wěn)定性高和相位噪聲低。常用相位裕度來對鎖相環(huán)路進行穩(wěn)定性判決，相位裕度φ由式（1）求得[2]：

其中，H0（jωc）是鎖相環(huán)路的開環(huán)傳遞函數(shù)。在工程應用中，為了滿足環(huán)路的穩(wěn)定性要求，相位裕度一般都取40～50°之間[3]。

當環(huán)寬小于參考時鐘頻率的1/20時，可以把電荷泵鎖相環(huán)看作是一個連續(xù)時間線性系統(tǒng)[4]。對其總輸出噪聲的分析可由各噪聲源在輸出端的噪聲疊加得出，環(huán)路的相位噪聲模型如圖2所示。

圖2 環(huán)路相位噪聲模型Fig.2 Model PLL phase noise

圖中 θref，θPD，θlpf，θvco，θdiv分別為參考晶振、鑒相器、低通濾波器、VCO、分頻器引入的噪聲源。各部分噪聲可看成是獨立的不相干的噪聲源，得到輸出噪聲功率譜密度函數(shù)：

其 中 Sref，SPD，Slpf，SVCO，Sdiv為 各 模 塊 的 噪 聲 功 率 譜 密 度 ，G（s）是鎖相環(huán)的開環(huán)傳遞函數(shù)，N是環(huán)路的分頻數(shù)。由上式可以看出，分頻數(shù)越大噪聲就越大。在輸出頻率確定的情況下，提高鑒相頻率，可以有效降低鎖相環(huán)的相位噪聲。晶振、分頻器和鑒相器噪聲源有共同的傳遞特性，壓控振蕩器有不同的傳遞特性。進一步分析可知，PLL對晶振、分頻器和鑒相器噪聲的閉環(huán)傳遞函數(shù)呈低通特性，而對壓控振蕩器和環(huán)路噪聲的閉環(huán)傳遞函數(shù)呈現(xiàn)高通特性[5]。在設計中需綜合考慮器件的特性，合理選擇環(huán)路濾波器的參數(shù)，可以得到滿足性能要求的本振頻率源。

3 頻率源設計與仿真

本設計中鑒相器采用AD公司生產(chǎn)的ADF4107鎖相環(huán)芯片，芯片內(nèi)部集成了分頻器和電荷泵，能夠有效簡化電路設計；VCO采用Hittite公司生產(chǎn)的芯片HMC358。該VCO在控制電壓范圍為1～3 V的時候，輸出頻率為5.8～6.2 GHz，在所需頻率的范圍內(nèi)，因此，使用無源環(huán)路濾波器就可以實現(xiàn)所需頻點的輸出。環(huán)路濾波器采用三階無源濾波器，電路圖如圖3所示。

圖3 無源濾波器電路圖Fig.3 Passive loop filter schematic

該濾波器有一個超前因子，可以保證較大的相位裕度，提高鎖相環(huán)路的穩(wěn)定性，且電路簡單，相較低階濾波器而言，對鑒相頻率的抑制更好[6]。

對本振的最基本的要求是穩(wěn)定性好和相位噪聲低。從這兩方面來考慮，在進行環(huán)路濾波器的設計時，相位裕度取45°，并且盡可能的提高鑒相頻率。使用ADIsimPLL對設計的環(huán)路進行仿真，可得其開環(huán)頻率響應如圖4所示。

圖4 鎖相環(huán)開環(huán)頻率響應Fig.4 PLL open-loop frequency response

可知其相位裕度為45.5°，鎖相環(huán)路能夠穩(wěn)定工作。

使用ADS對鎖相環(huán)的相位噪聲進行仿真，仿真平臺如圖5所示。

圖5 相位噪聲仿真平臺Fig.5 Phase noise simulation platform

設定其中主要的參數(shù)如參考晶振分頻數(shù)、輸出頻率與鑒相頻率分頻比、鑒相靈敏度及VCO的靈敏度等，可得系統(tǒng)的相位噪聲如圖6所示。

圖6 頻率源的相位噪聲仿真Fig.6 Phase noise simulation of frequency generator

由相位噪聲的仿真可知，本振輸出的相位噪聲在近端受晶振的影響最大，在10 kHz以內(nèi)基本取決于晶振的相位噪聲，在遠端受VCO的影響最大，在3 MHz以外基本取決于VCO的相位噪聲。所以在設計中盡可能選用低相位噪聲的晶振，可以有效降低本振低端的相位噪聲。

取不同的鑒相頻率進行仿真，對比輸出的相位噪聲。以5 MHz和1 MHz的鑒相頻率為例，仿真相位噪聲，結果如圖7、8 所示。

圖7 5 MHz鑒相頻率時相位噪聲Fig.7 Phase noise with 5 MHz phase detector

對比仿真結果，在5 MHz的鑒相頻率時，低端的相位噪聲要明顯優(yōu)于1 MHz鑒相頻率時的相位噪聲，在8 dB左右，在遠端也有3 dB的優(yōu)化。所以在設計中鑒相頻率取盡可能高的值，可獲得好的相位噪聲特性。

圖8 1 MHz鑒相頻率時相位噪聲Fig.8 Phase noise with 1 MHz phase detector

4 結束語

該鎖相環(huán)頻率源穩(wěn)定可靠，相噪特性好，可作為調(diào)制系統(tǒng)的本振使用。受限于本振頻率，鎖相環(huán)的鑒相頻率不能更高，對相位噪聲的優(yōu)化有限。在電路設計中，對電源的濾波、PCB板的優(yōu)化設計都能提高頻率源的性能。

[1]張厥盛，鄭繼禹，萬心平.鎖相技術[M].西安：西安電子科技大學出版社，2003.

[2]陳凌云.C波段頻率合成源的研制[D].南京：南京理工大學，2005.

[3]Thompson IV，Brennan PV.Fourth-order PLLloop filtersdesign technique with invariant frequency and phase margin[J].IEE Proc.-Circuits Devices Syst.，2005，152（2）：103-108.

[4]石春燕.射頻鎖相環(huán)頻率合成器的分析與設計 [D].南京：河海大學，2006.

[5]Brennan P V，Thompson I V.Phase/frequency detector phase noise contribution in PLL frequency synthesizer[J].Electronics Letters，2001，37（15）:939-940.

[6]Carlosena A，Manuel-Lazaro A.General method for phaselocked loop filters analysis and design [J].IET Circuits Devices Syst.，2008，2（2）:250-256.