一種高電源抑制比全工藝角低溫漂CMOS基準電壓源

方 圓 ， 周鳳星 ， 張 濤 ， 張 迪

（1.武漢科技大學 湖北 武漢 430080；2.德鑫微電子公司 湖北 武漢 430070）

在很多模擬芯片和數模混合芯片中都需要用到帶隙基準電路提供精確、穩定的參考電壓。然而在數模混合芯片中由于數字電路會產生很嚴重的高頻噪聲，通過帶隙的電源耦合到帶隙的輸出參考電壓，進而使數模混合芯片的性能受到很大程度的制約[1-2]。因此需要設計具有較高PSRR的帶隙基準電路。針對該問題本文提出了用電壓放大器放大帶隙電壓作為帶隙的供電電源的方法得到了較高的電源抑制比。

目前一些文獻在傳統帶隙的基礎上提出了二階曲率補償，多點曲率補償等技術使基準電壓的溫漂系數達到了10 ppm以下，但是這些結果都是在某種理想的工藝（比如tt）下取得的。在實際的工藝下，電阻的阻值和三極管的導通電壓都會發生變化，比如從tt工藝到ff工藝電阻值會下降，三極管的導通電壓會上升（smic0.35工藝）使正負溫度電壓不再能夠抵消。從而導致實際流片出來的基準電壓值是離散的，而且溫漂系數很大。針對該問題本文分析了原因，并提出了通過調整決定正溫度系數電壓的電阻的方法來實現在不同工藝下低溫度系數的參考電壓的輸出。

1 高電源抑制比的電路設計

該電路由一個高PSRR基準電壓產生電路、一個電壓按比例放大電路、和帶隙核心電路組成，高PSRR基準電壓電路的輸出接到了電壓放大器的正向輸入端（圖中V+端），運放的輸出端（圖中Vout端）通過R6，R5電阻分壓接到了運放的負向端（圖中V-端）以產生負反饋，運放輸出端Vout為帶隙核心電路供電。

圖1 高PSRR帶隙基準電路結構Fig.1 High PSRR bandgap voltage reference circuit

高PSRR基準電壓產生電路采用了共源共柵電路結構，為了得到p4、p6以及n1、n3管的偏置電壓，采用了電阻自偏置結構。該結構避免了p3、p5、n2、n4的溝道調制效應所導致的產生電流的電源依賴性，使輸出電流達到很高的PSRR。P7，p8的電流是p5，p6電流的鏡像，仿真發現該電流隨溫度升高線性上升，所以P7支路的電流流過R11將產生隨溫度成正比的電壓。該支路的PNP三極管Q3的Veb具有負溫度系數。適當調整R11的值即可使R11的正溫度電壓和Q3的負溫度電壓相抵消，從而在V+端得到零溫度系數的基準電壓。仿真得到該電壓在－45～80℃的值為1.25～1.26 V，并且具有60 dB的電源抑制特性。

電壓按比例放大器采用了常規的兩極放大器。考慮到該運放的輸出端的電流主要流向帶隙電路，可以將n9寬長比適當減小，避免多余的電流消耗。R7和C2產生了一個可控的零點適當調節R7可以將位于左半平面的第二極點抵消，即使驅動較大的電容負載，運算放大器仍然具有很好的穩定性。仿真時要保證在加上真實負載（即帶隙核心電路，包括電路中的寄生電容負載）的情況下任然可以達到60度以上的相位余量以保持反饋系統的穩定。

在帶隙核心電路中運放A2也采用了普通的兩極放大結構，考慮到p溝道管輸入的兩極放大器的正的PSRR要大于n溝道管輸入的兩極運放，而且衰減頻率也比n溝道管輸入的兩極運放高得多。另外由于運放A2的輸入共模電位在1 V以下，而n溝道管輸入的兩極運放正常工作的共模電位范圍難以達到這么低。根據以上兩個因素A2選擇了使用p溝道管輸入的兩極運放。

帶隙核心電路可以使p14管產生隨溫度成正比的電流，p15即是用來復制這個電流，并使該電流流過R4以產生一個隨溫度成正比的電壓（即圖中Vtest），以供測試。由于p15的溝道長度調制效應，Vtest的電壓也會影響到p15的電流，為了避免這種影響所以采用了P14，p15，P19，p20為共源共柵結構以保證流過R4的電流是p14管電流的精確復制。圖中p16，n10，n11，p17，組成了偏置電路，為 p19，p20 提供了電壓偏置。

P18，p21，c3是帶隙的啟動電路，當Vout電壓建立起來之后，c3兩端電壓為零，即p31柵極為低電位是p21管導通，為帶隙提供啟動電流。帶隙啟動后，p17管建立了偏置電壓，使p18管導通，導通電流給c3充電至高電平，隨后p21管截止。

將圖1的電壓按比例放大電路與帶隙核心電路的小信號數學模型歸納如圖2所示。

圖2 電壓按比例放大電路與帶隙核心電路的小信號數學模型Fig.2 Small signal mathematical model of voltage amplifier and bandgap core circuit

圖中H1（s）為電壓放大器A1空載時電源Vdd的噪聲通過運放A1內部通路傳遞到Vout端的傳遞函數。

A1（s）為電壓放大器 A1的差模增益。

β1為放大器A1負向端比上Vout端的電壓的系數。

Ro1為放大器A1的空載輸出電阻。

RL為帶隙核心電路對Vout端的等效負載電阻。

gmp14為p14管的跨導。

Rtotal為Vref端到地的總電阻。

A2（s）為電壓放大器 A2的差模增益。

H2（s）為Vout通過運放A2內部通路傳遞到A2輸出端的傳遞函數。

β2為運放A2的正向差模輸入端的電壓比上Vref端的電壓的系數。

要考慮的是電源電壓Vdd的變化量對Vref變化量的影響。由于V+是由高PSRR基準電壓產生電路產生的，可以認為變化量很小，將其置零忽略。在工作時，電源電壓Vdd的變化（即噪聲）會迫使P13管的柵極跟著變化，進而通過P13的柵漏電容耦合到Vout輸出端，（H1（s）即是這種效應的度量）進而使輸出基準電壓Vref受到電源噪聲的影響。但是，由運放A1和電阻組成的負反饋結構有效的抑制了噪聲通過A1中p13管對系統輸出造成的影響。準確的Vdd與Vref的比例關系（電源抑制比）為

該式（1）表明較之單獨的帶隙核心電路，由于采用了電壓放大器供電，在公式的分子中增加了 H1（s）A1（s）β1項，由于該項在低頻時的值很大，使得低頻電源抑制比大大增加。由（1）式還可以看到，通過增加運放A2的增益或者減小p14管的跨導可以進一步增大電源抑制比。

2 全工藝角低溫漂電路的實現

首先分析一下本文設計的帶隙基準核心電路在tt工藝下，得到零溫度系數基準電壓的原理。在圖1中三極管Q2的發射極面積是Q1的m倍，設Q1的反向飽和電流是Is，則Q2的反向飽和電流是mIs。運放A2保證了C、D兩端的電位相等，設R2/R1=n，則流過三極管Q1，Q2的集電極電流之比Ic1/Ic2=n。兩個三極管發射極的電位分別是

可以得出兩個三極管的發射極電位差即R3兩端的電壓是

式中vT=KT/q，m、n均為常數。所以三極管發射極電位的差值呈現正的溫度系數：

可以看出該系數是個常數，不受溫度和集電極電流的影響。

同時三極管Q1的發射極電位ve1具有負溫度系數：

由式（3）可以看出發射極電位的溫度系數受發射極電位本身以及溫度的影響。其中m=－3/2，當ve1=750 mV，T=300 K時，?ve1/?T≈－1.5 mV/K。

則輸出基準電壓的溫度系數為

在實際的電路工藝中，由于電阻、和三極管的工藝偏差，將導致電流、以及ve1的不同，從而使式（6）中的第一項的負系數發生變化，由式（6）可以看出可以調整R3的值以調整第二項的正系數，來保證基準電壓的溫度系數為零。通過仿真發現，用這種方法可以在不同工藝角下都能得到5.6×10－6V/℃以下的溫度系數。

3 仿真結果與討論

該設計在SMIC的0.35μm標準CMOS工藝下實現，使用相應的工藝庫文件在Cadence virtuoso下面進行仿真，得到電路的主要性能參數。

3.1 帶隙輸出電壓的溫度特性曲線

當電源電壓是 4 V 時，在不同工藝角下包括（tt，ss，ff）對溫度進行掃描。在每種工藝角下調整R3到最佳狀態，得到的溫度特性曲線如圖3所示。可以看出，在－40～80℃范圍內，3個工藝角的溫度系數分別為 5.6×10－6V/℃，4×10－6V/℃，3.7×10－6V/℃。由此可見通過調整R3可以在全工藝角下得到低溫度系數的基準電壓。

圖3 本文帶隙輸出基準電壓在不同工藝角下的溫度特性Fig.3 Temperature characteristics of the proposed bandgap voltage reference at different process corner

3.2 電源電壓調整率

在27℃下，對電源電壓進行DC掃描仿真結果如圖4所示。從圖中可以看出當電源電壓高于2.2 V時，電路可以建立穩定的輸出電壓，當電源電壓在2.2～5 V范圍內變化，帶隙輸出電壓的調整率為438.1μV/V。

圖4 本文帶隙基準電壓的電壓調整率Fig.4 Voltage regulation of the proposed bandgap voltage reference

3.3 PSRR特性

電源抑制比的仿真結果如圖5所示。在4 V電源，27℃下，PSRR 達到－109 dB（10 Hz），和 －64 dB（10 kHz）。

4 結 論

圖5 電源抑制比Fig.5 Power supply rejection raio

文中通過結合電壓放大器，和帶隙基準核心電路，設計出了高PSRR的帶隙基準電路，可以有效減小電源噪聲對帶隙基準電壓的影響。通過調節電阻來調節正溫度系數的電壓，使電路在不同工藝下得到低溫度系數的基準電壓。該電路具有-109 dB（10 Hz）的低頻電源抑制比，5.6×10-6V/℃以下溫度系數，最低工作電壓為2.2 V。本電路可以廣泛用在模數、數模轉換電路，模擬偏置電路中，具有較高的實用價值。

[1]吳宗桂，鄧愛枝，秦水介，等.一種具有高電源抑制比的帶隙基準電壓源[J].微電子學，2009，39（4）:500-502.WU Zong-gui，DENG Ai-zhi，QIN Shui-jie，et al.A bandgap voltage reference with high power supply rejection ratio[J].Microelectronics，2009，39（4）:500-502.

[2]汪寧，魏同立.一種具有高電源抑制比的低功耗CMOS帶隙基準電壓源[J].微電子學，2004，34（3）:331-333.WANG Ning，WEI Tong-li.A low-power high PSRR CMOS bandgap voltage reference[J].Microelectronics，2004，34（3）:331-333.

[3]韓荊宇，楊兵.一種高電源抑制的基準源的設計[J].電子設計工程，2011，19（7）:169-171.HANJing-yu，YANGBing.Design of ahigh PSRRreference[J].Electronic Design Engineering，2011，19（7）:169-171.

[4]張彬，馮全源.一種高電源抑制比帶隙基準源[J].微電子學，2010，40（1）:59-61.ZHANG Bin，FENG Quan-yuan.A high PSRR bandgap reference circuit[J].Microelectronics，2010，40（1）:59-61.

[5]吳志明，黃穎，呂堅，等.高電源抑制比的CMOS帶隙基準電壓源[J].電子科技大學學報，2008，37（3）:454-456.WU Zhi-ming，HUANG Ying，LV Jian，et al.High PSRR COMSbandgap voltage reference[J].Journal of University of Electronic Science and Technology of China，2008，37 （3）:454-456.

[6]Gray PR， Hurst PJ， Lewis SH，et al.Analysis and design of analog integrated circuits[M].New York:Wiley，2001.

[7]Behzad Razavi.Design of analog CMOSintegrated circuit[M].McGraw.Hill，2001.

[8]Phillp E.Allen，Douglas R.Holberg.CMOS Analog Circuit Design[M].New York:Oxford，2002.

[9]Tham K M.Nagaraj K.A low supply voltage high PSRR voltage reference in CMOS press[J].IEEE J Sol Sta Circ，1995，30（5）:586-590.