信號到達檢測技術的FPGA設計實現

郭 永

(廣州海格通信集團股份有限公司超短波部，廣東廣州 510663)

信號到達檢測技術的FPGA設計實現

郭 永

(廣州海格通信集團股份有限公司超短波部，廣東廣州 510663)

介紹了數字通信中的信號到達檢測技術，已在Xilinx FPGA芯片上實現，并且應用于某高速數據傳輸系統。通過人為加入噪聲測試、實際應用環境測試等不同手段測試表明，文中介紹的信號到達檢測模塊，能夠滿足系統的虛檢概率和漏檢概率指標要求。

信號檢測;FPGA;數字通信

信號到達檢測模塊是數字接收系統的重要組成部分，用于正確指示有用信號到達，以保證系統在誤碼率較高的情況下有較高的正確接收概率，同時保證在噪聲環境下有較低的虛警概率。

由于信號到達檢測模塊的運算量大，實時性要求高，所以通常在FPGA(Field Programmable Gate Array)芯片上實現，文中介紹了一種快速實現的方案，并且已經在Xilinx FPGA平臺上驗證

1 原理介紹

信號到達檢測通常通過檢測接收信號中包含的特殊信息來判斷，為便于接收方使用相關的方式處理接收到的信號，發送方需要在真正有效的數據前添加特殊信息，設計中選用具有良好相關性的m序列作為PN碼，如圖1所示。

圖1 數據幀結構

初始同步時，發送端將PN序列放在有用數據之前，作為信號的同步頭;在接收端通過接收信號與已知PN序列進行相關運算，如果信號未到達，則PN碼與噪聲序列進行相關，得到的相關值較小;信號序列到達時，單徑條件下，只有準確的接收位置，得到的相關值最大，而在多徑條件下，在準確接收位置附近可達到最大的相關值，所以，可以通過設定一個閥值，初步判斷信號是否已經達到。綜上所述，好的信號達到檢測算法，不僅在低信噪比條件下能準確檢測出信號，且須具有較強的抗捕獲能力，其關鍵點在于構建一組特殊的性能優良的PN碼偽隨機序列。

具體的算法判斷標準主要體現在兩個指標上，一是虛檢概率，即數據信息未到達卻被誤認為已經到達的概率;另一個是漏檢概率，即數據信息已經到達卻誤判斷為未到達的概率。目標是通過使用多種算法的結合，保證虛檢概率和漏檢概率都盡可能低，為后端的信號處理達到預期的目標留出足夠的余量。一次檢測虛檢概率和漏檢概率分別設為pe和qe。假設一個檢測消耗時間 T，則平均虛警時間為T/pe，LT時間內無虛警的概率為(1－pe)L;如果同步序列長為LT;則漏檢概率為，所以pe要盡量小，qe可以略大點，通過多次檢測，使得很小，在系統中，目標，則平均虛警時間為416 天;L=。假設檢測算法由M個獨立的算法組成，每個算法的虛警概率和漏檢概率分別為pi、qi，則

本方案信號檢測算法由相關/延遲相關判決法和PN判決法兩個獨立的算法構成，相關/延遲相關判決法是截取256個同步跳符號與后續256個同步跳符號進行共軛相乘并累加后取模得出一個值;同時窗口2自身模的平方的累加，如果信號到達，那么這兩個結果應該基本相當。否則，噪聲的能量與延遲相關值應該相差較大;PN判決法是取后窗口2本地的PN序列做循環相關累加，相關峰值與相隔32點的相關峰值進行對比，應該結果足夠大。以上兩個條件均要同時滿足。對于第二門限的計算，可采用FFT與IFFT運算技巧，利用頻域的乘法來取代時域卷積運算，從而可以大大減少運算量。

2 程序結構設計

信號到達檢測模塊的輸入為收通路的下變頻數據，由自相關運算、互相關運算、FFT運算和相關判決4個模塊構成，輸出信號到達檢測指示信號，如圖2所示。

圖2 信號到達檢測模塊結構圖

各個模塊功能如下:

自相關模塊，用于計算當前相關運算窗口的自相關值。

互相關模塊，用于計算當前窗口與后續窗口之間的互相關值。

FFT運算模塊，用于進行FFT運算與IFFT運算處理。

相關判決模塊，根據自相關值，互相關值的運算結果進行判斷是否檢測到同步信號到達，并且有虛警保護設計。

3 實現方案

設計選用 Xilinx公司的 Virtex6系列 FPGA XC6VLX130T，Virtex6系列是Xilinx公司2009年推出的高端器件，帶有豐富的邏輯資源，尤其有大量的乘法器和片內存儲器，適用于復雜數字信號處理，資源如圖 3所示［1］。

圖3 Virtex6系列器件資源圖

設計采用碼長為255的PN碼，FPGA的外部時鐘為20 MHz，通過PLL進行5倍頻變成100 MHz作為內部工作時鐘，用于FPGA內部的高速處理。

為構造兩個檢測運算窗口，FPGA通過兩級FIFO進行數據緩沖，如圖4所示。

圖4 FIFO結構示意圖

下變頻數據經過兩級FIFO緩沖之后，FIFO中存儲的數據就相當于兩個運算窗口;自相關運算可以通過窗口2的數據進行運算完成;互相關運算可以通過窗口1和窗口2的數據進行運算完成。

相關運算本質上就是兩個信號的卷積運算，其中自相關運算是指接收信號和自身的卷積運算，互相關運算是指接收信號和本地已知信號的卷積運算［2］;根據傅里葉變換的原理，時域的卷積等價于頻域的相乘;以256長度的PN碼為例，時域的卷積需要作256次乘累加運算，但如果變換到頻域，只需作2次傅里葉變換和1次乘法運算，可以節省大量的處理時間和硬件乘法器資源;實際上，傅里葉變換可以通過FFT模塊快速實現，所以設計中的相關運算采用FFT運算實現。

4 程序設計仿真

設計使用Verilog硬件描述語言進行開發，系統關鍵變量如下:

clk100M:系統使用的全局時鐘，速率100 MHz;

ddc_I:下變頻數據輸入的實部;

ddc_Q:下變頻數據輸入的虛部;

corr_self:自相關值計算輸出;

corr_cross:互相關值計算輸出;

pos_out:相關峰位置指示;

sdf:信號到達檢測指示。

FPGA設計可以通過仿真軟件進行先期驗證以提高開發效率，仿真通過后再下載到FPGA芯片上進行驗證。設計使用Mentor公司的Modelsim進行仿真，程序的整體設計仿真結果如圖5所示。

圖5 仿真結果圖

下變頻數據由同步跳和數據跳構成，可以看到，在接收到同步跳之后，sdf信號會出現高脈沖指示信號，在其他位置并不會出現這個高脈沖指示信號，同時還會給出相關峰出現的位置，從而達到信號到達檢測的目的。

5 結束語

介紹了數字通信中采用的信號到達檢測技術相關原理，并給出了在FPGA中實現的方案以及相關技巧。設計已經在Xilinx FPGA芯片上實現，并且應用于某高速數據傳輸系統上。通過人為加入噪聲測試，實際應用環境測試等不同手段測試表明:介紹的信號到達檢測模塊滿足系統的虛檢概率和漏檢概率指標要求，在實際應用中有一定的參考價值。

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［2］張玲玲，張怡，唐成凱.基于VHDL語言的擴頻相關器設計與實現［J］.航空計算技術，2008，38(5):103 －106.

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［5］魏西峰.全國步數字頻率測量方法的研究［J］.現代電子技術，2005(12):109 －110，113.

［6］雷能芳.基于DSP Builder數字信號處理器的FPGA設計［J］.電子設計工程，2010(11):134 －136.

［7］楊宏，李國輝，劉立新.基于FPGA的CORDIC算法的實現［J］.西安郵電學院學報，2008(1):81－83.

Design of Signal Arrival Detection Based on FPGA

GUO Yong
(Department of Ultrashort Waves，Guangzhou Haige Communications Group Incorporated Company，Guangzhou 510663，China)

The signal reaches the detection technology in digital communications.It has been implemented on a Xilinx FPGA chip and applied in a high-speed data transmission system.Different testing methods such as the artificial addition of noise and testing in practical applications show that the signal reaches the detection module and can fully meet the indicator of the virtual probability and missing probability.

signal detection;FPGA;digital communicatications

TN911.23

A

1007－7820(2012)08－041－03

2012-02-20

郭永(1979—)，男，工程師。研究方向:高速數據傳輸。