基于Hyper Lynx的高速PCB板級仿真

李秀娟，朱劍鋒，蘇 鑫，黃長兵

(桂林電子科技大學電子工程與自動化學院，廣西桂林 541004)

基于Hyper Lynx的高速PCB板級仿真

李秀娟，朱劍鋒，蘇 鑫，黃長兵

(桂林電子科技大學電子工程與自動化學院，廣西桂林 541004)

隨著系統(tǒng)時鐘頻率大幅攀升，保證高速電路的正常工作成為設(shè)計的首要任務(wù)。PCB板作為信號載體，高速數(shù)字信號的完整傳輸是其設(shè)計的重要指標。文中從電磁場理論出發(fā)，分析串擾的成因和解決方案，并利用Hyperlynx軟件對某型PCB進行全局和串擾仿真驗證。通過不同端接方案仿真對比，選擇最佳方案將串擾減小到合理范圍。

信號完整性;串擾;Hyperlynx;全局仿真

隨著半導體工藝和電子技術(shù)的飛速發(fā)展，高速數(shù)字電路成為設(shè)計的主流。電路體積的減小導致PCB布局密度加大、層數(shù)增多、線跡互連和板層特性對系統(tǒng)性能的影響日益突出。信號完整性已成為工程師面臨的重要問題。高速電路的信號完整性是指信號在電路中以正確的時序和電壓做出響應的能力。常見的表現(xiàn)形式有反射、串擾、過沖、振鈴等。

1 串擾和反射基本理論

串擾指當信號在傳輸線上傳播時，因電磁耦合對相鄰傳輸線產(chǎn)生的噪聲干擾，這種干擾是由傳輸線之間的互感和互容引起的［1］。在高速數(shù)字電路中，信號在傳輸線上以電磁波的形式傳輸。由麥克斯韋方程可知，時變場會在周圍的傳輸線產(chǎn)生電壓和電流。對受到干擾的傳輸線而言，這個電壓和電流就是由于串擾造成的。通常把噪聲源所在傳輸線稱為攻擊線，受噪聲污染的傳輸線稱為受害線。

互容和互感是串擾產(chǎn)生的因素，根據(jù)特征分為兩種。電場耦合又稱容性耦合是由于攻擊線上的電壓變化在受害線上引起感應電流從而導致的電磁干擾。容性耦合產(chǎn)生串擾的示意圖如下，當兩條走線相靠較近時，走線A上電壓VA將通過耦合電容CM產(chǎn)生感應電流IM，感應電流在受害線B上向近端和源端傳輸，產(chǎn)生容性串擾。感應電流大小由式(1)計算。

圖1 容性耦合產(chǎn)生串擾的示意圖

另一個耦合源是磁場耦合，又稱感性耦合。感性耦合產(chǎn)生串擾的示意圖如下，當PCB的兩條走線相靠較近時，走線A上電流IA將通過耦合電感LM產(chǎn)生感應電壓VM，感應電壓在受害線B上向近端和源端傳輸，產(chǎn)生感性串擾。感應電壓大小由式(2)計算

圖2 感性耦合產(chǎn)生串擾的示意圖

如傳輸線上的瞬態(tài)阻抗與線的特性阻抗相等，此時阻抗恒定，沒有反射現(xiàn)象發(fā)生。如瞬態(tài)阻抗發(fā)生了變化或傳輸線上的阻抗不連續(xù)，則會使信號沿從阻抗不連續(xù)點沿傳輸線返回，即回波現(xiàn)象。特性阻抗Z0，定義為傳輸線上行波電壓與行波電流之比

在高頻范圍內(nèi)，R、G對阻抗影響較小，特性阻抗變化較小，視為恒定，可采用式(4)計算

反射的消除通常采用源端串聯(lián)端接和接收端并聯(lián)端接兩種方式，通過消除反射可達到抑制串擾的目的。其中，并聯(lián)有簡單并聯(lián)、并行AC網(wǎng)絡(luò)和戴維南端接等形式［2］。并行RC網(wǎng)絡(luò)指R、C元件構(gòu)成串聯(lián)網(wǎng)絡(luò)并聯(lián)在接收端;戴維南端接又稱為分壓器端接，其端接電阻由上拉電阻R1和下拉電阻R2并聯(lián)構(gòu)成。

串擾與很多因素有關(guān)，受PCB板層參數(shù)、信號線間距、源端和負載端的電氣特性以及端接方式影響較大。因此，減小串擾的策略較多，文中通過不同端接技術(shù)的對比來衡量串擾的抑制效果，并最終將串擾值降低到門限值以下。

2 某型PCB全局仿真

高速通信接收機電路板以FPGA為核心，F(xiàn)PGA處理芯片采用Altera公司CycloneⅢ 系列的EP3C25F324，完成中央控制功能和高速串行數(shù)據(jù)收發(fā)等數(shù)據(jù)處理功能。FPGA與模擬輸入之間通過ADC完成轉(zhuǎn)換，并通過LVDS電平實現(xiàn)高速數(shù)據(jù)傳輸，速率高達1.25 Gbit·s－1。系統(tǒng)中，32 MB DDR SDRAM 實現(xiàn)高速數(shù)據(jù)緩存，32 MB Flash作為外存儲器，保存軟件程序。

接收機電路板PCB的疊層設(shè)計采用12層板，其中，8層分配給信號層，2層分配給電源層，2層分配給地層。介電常數(shù)設(shè)為4.3，電路板總的厚度78.5 mil(1 mil=0.025 4 mm)。疊層分配如圖5所示。

圖5 振蕩器比較電路

運行Hyperlynx軟件 Board Wizard中的batchmode對全板進行全局掃描，找出信號完整性問題嚴重的網(wǎng)絡(luò)［3］。串擾閾值設(shè)置為150 mV，約束條件設(shè)置如圖6所示。

圖6 串擾閾值及約束條件設(shè)置

得到如下的仿真報告:

由于網(wǎng)絡(luò)數(shù)多，仿真報告的內(nèi)容較多，文中只列出其中一個，并針對串擾嚴重的網(wǎng)絡(luò)進行分析和仿真。FLASH_SRAM_A1是Flash的地址線，與FPGA直接相連，是具有代表性的關(guān)鍵網(wǎng)絡(luò)。由于串擾幅度高于設(shè)置門限150 mV，因此有必要對其仿真驗證，并減小串擾。

3 網(wǎng)絡(luò)仿真

在 .hyp 文件導入后的界面選擇“Net”［4］，選中“FLASH_SRAM_A1”網(wǎng)絡(luò)，如圖7所示。3個網(wǎng)絡(luò)均位于L6信號層，其中U6.A1和U1.E12為該網(wǎng)絡(luò)的驅(qū)動端和接收端，其余為干擾網(wǎng)絡(luò)的驅(qū)動端和接收端。網(wǎng)絡(luò)全長3.111 in(1 in=25.4 mm)，途徑兩個過孔。

圖7 FLASH_SRAM_A1網(wǎng)絡(luò)示意圖

查看耦合區(qū)域如下，耦合長度為1.452 in。

圖8 耦合區(qū)域示意圖

將FLASH_SRAM_A1網(wǎng)絡(luò)的驅(qū)動端設(shè)置成“stuck low”，并為各驅(qū)動端、接收端分配模型，運行“interactive simulation”。為受害網(wǎng)絡(luò)的接收端U1.E12和攻擊網(wǎng)絡(luò)FLASH_SRAM_A24的驅(qū)動端U6.H8添加探針，并將振蕩頻率設(shè)為“50 MHz”，垂直標度設(shè)為“1 V/div”水平標度設(shè)為“5 ns/div”，仿真波形如圖9所示。

圖9 受害網(wǎng)絡(luò)FLASH_SRAM_A1串擾仿真波形

圖中，細實線為攻擊網(wǎng)絡(luò)FLASH_SRAM_A24的驅(qū)動端波形，粗實線為受害線接收端波形，無端接時，有峰－峰值為1.22 V的串擾信號，需采取措施抑制。

4 優(yōu)化路徑后的仿真波形

對受害網(wǎng)絡(luò)FLASH_SRAM_A1，在配置模型窗口中對U1.E12采取相應的端接措施［5］，采用源端端接，串聯(lián)60 Ω電阻時，波形如圖10所示;采用并行AC端接，電容取100 pF時，波形如圖11所示。并聯(lián)30 Ω電阻時，波形如圖12所示。戴維南端接，R1取30 Ω，R2取330 Ω時，仿真波形如圖13所示。

對以上4圖的仿真結(jié)果如表1所示。

表1 不同端接策略的串擾值

通過以上4圖的波形和表1對比可知，采用戴維南端接仿真效果較好。繼續(xù)修正端接時的電阻值，當R1取 30 Ω，R2也取 30 Ω 時，串擾值為 229.3 mV;R1、R2同取20 Ω 時，串擾值為187.5 mV;R1、R2同取15 Ω時，串擾值為162.1 mV。此時，已比較接近門限值。限于篇幅，列表如下。將R1、R2同取10 Ω時，串擾值降為89.31 mV，如圖14所示，此時的串擾已遠小于串擾門限值。

表2 戴維南端接不同電阻時的串擾對比

圖14 R1、R2同取10 Ω時的仿真波形

綜上所述，采取戴維南端接抑制串擾的效果較好;在戴維南端接策略中，調(diào)整R1、R2的取值，當R1=R2且取值較小時效果較好。

5 結(jié)束語

從串擾的成因看，減小串擾的措施較多，其中，端接技術(shù)是一種較為簡單且有效的策略。降低信號頻率和增大線寬同樣可以減小串擾，為保證實際應用需求，文中沒有采取這兩種策略。串擾是常見的信號完整性問題，不采取相應措施抑制將對系統(tǒng)性能造成影響。因此，對串擾進行分析和處理是系統(tǒng)正常工作的重要保證。

［1］ERIC B.信號完整性分析［M］.李玉山，李麗平，譯.北京:電子工業(yè)出版社，2005.

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［8］曲利新.空間電子設(shè)備電路板可靠性測試性設(shè)計檢查［J］.現(xiàn)代電子技術(shù)，2011，35(19):151 －154.

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Simulation of a High-speed PCB Board Based on Hyperlynx

LI Xiujuan，ZHU Jianfeng，SU Xin，HUANG Changbing
(School of Electronic Engineering and Automation，Guilin University of Electronic Science and Technology，Guilin 541004，China)

With the development of electronic technology，the first priority for designers is to ensure normal working of high speed circuits.As a signal transmission carrier，the integral transmission of high speed digital signal on PCB board becomes a important indicator of the design.This paper analyzes the reason for and solution of crosstalk by the electromagnetic theory and tests the theory via global and crosstalk simulation of a PCB board.A comparison is made of different termination techniques and the best scheme is selected to decrease crosstalk to a reasonable degree.

signal integrity;crosstalk;hyperlynx;global simulation

TN431.2

A

1007－7820(2012)08－121－04

2012-03-19

李秀娟(1982—)，女，碩士研究生。研究方向:信號處理與信息系統(tǒng)集成。