SoC中跨時鐘域的信號同步設計

摘 要：多時鐘域的處理是系統級芯片(SoC) 設計中的一個重要環節。如果對其中出現的特殊問題估計不足，將對設計造成災難性后果。數據跨時鐘域傳輸時如何保持系統的穩定，順利完成數據的傳輸是每個設計者都需要關注的問題。在此討論了在多時鐘域中異步信號帶來的亞穩態及對整個電路性能和功能的影。針對單一信號的異步傳輸，在已有的雙觸發器構成的同步器的基礎上提出了4種同步單元：脈沖到脈沖的同步、脈沖到電平的同步、電平到電平的同步，電平到脈沖的同步。值得強調的是這4種同步器都對異步時鐘頻率沒有大小關系的限制。并且給出了4種同步器的電路結構圖并進行了實現，使得數據傳輸更加穩定可靠。

關鍵詞：亞穩態； 異步同步器； 跨時鐘域； SoC

中圖分類號：TN91134 文獻標識碼：A 文章編號：1004373X(2012)08015703