基于FPGA的數字三相鎖相環優化設計
2012-04-12 00:00:00胡海華
現代電子技術 2012年14期
摘 要：數字三相鎖相環中含有大量乘法運算和三角函數運算，占用大量的硬件邏輯資源。為此，提出一種數字三相鎖相環的優化實現方案，利用乘法模塊復用和CORDIC算法實現三角函數運算，并用Verilog HDL硬件描述語言對優化前后的算法進行了編碼實現。仿真和實驗結果表明，優化后的數字三相鎖相環大大節省了FPGA的資源，并能快速、準確地鎖定相位，具有良好的性能。
關鍵詞：FPGA； 三相鎖相環； 乘法復用； CORDIC
中圖分類號：TN911.8-34; TP332 文獻標識碼：A 文章編號：1004-373X(2012)14-0169-03
