PCI Express協議實現與驗證

摘要：稱為第3代I/O接口技術的PCI Express總線規范的出現，從結構上解決了帶寬不足的問題，有著極為廣闊的發展前景。基于Verilog HDL硬件描述語言及可綜合化設計理念，完成了PCI Express IP核RTL代碼的設計。IP核代碼使用Verilog HDL語言編寫，分模塊、分層次地設計了事務層、數據鏈路層和物理層的邏輯子層，并進行了可綜合化設計與代碼風格檢查。對設計的PCI Express IP核的功能分別從協議層次和應用層次進行了驗證。具體實現上，采用Denali公司的PureSuite測試套件對IP核的協議兼容性進行驗證，驗證范圍覆蓋了IP核的3個層次以及配置空間，采用QuestaSim仿真工具對IP核的應用層進行驗證。仿真結果表明，設計的PCI Express IP核工作正常，性能優良。

關鍵詞：PCI Express協議； IP核； 驗證； I/O接口

中圖分類號：TN9834文獻標識碼：A文章編號：1004373X(2012)04012303

Realization and verification of PCI Express protocol

ZHANG Dawei1， LIANG Yuqi2， LIU Di1

(1. Department of Control Engineering， Naval Aeronautical and Astronautical University， Yantai 264001， China;

2. Department of Information Engineering， Shandong College of Information Technology， Weifang 261061， China)

Abstract： The design of RTL code with PCI Express IP core was accomplished on the basis of Verilog HDL and the synthetic design concept. The PCI Express IP core code was compiled with Verilog HDL. The logical sublayers of transaction Layer， data link layer and the physical layer were designed by dividing the modules and layers. The synthetic design and the code style check were performed. The function of PCI Express IP core was verified in the aspects of protocol and application. The compatibility verification of the designed PCI Express IP core was accomplished by the testing assembly PureSuite made by Denali Company， covering the three layers and the Configuration Space of the IP core. The application layer of IP core was verified with the simulation tool QuestaSim. The simulated results show that the PCI Express IP core works well and has satisfactory performance.

Keywords： PCI Express protocol; IP core; verification; I/O interface

收稿日期：201108100引言

當下，計算機系統使用的主流內部總線技術為PCI總線。隨著千兆以太網、RAID陣列等高帶寬設備的出現，PCI總線133 MB/s的帶寬已明顯不能滿足應用的需要。根據PCI總線的性能不足及計算機系統的應用需求，第3代I/O總線接口技術PCI Express應運而生［12］。PCI Express是一種應用于各種計算與通信平臺的高帶寬、點對點串行互聯協議，支持虛通道、流量控制機制及熱插撥，具有錯誤處理及錯誤報告功能，并在軟件上與PCI兼容，具有鮮明的技術優勢和廣闊的應用前景［3］。基于將PCI Express理論優勢轉化為實際應用優勢的考慮，設計了PCI Express IP核，并進行了可綜合化設計與代碼風格檢查，最后對設計的PCI Express IP核分別從協議層次和應用層次進行了較為充分的功能驗證。

1PCI Express協議

較之PCI總線，PCI Express在總線技術與結構上實現了較大飛躍，提供了高速、高性能、點到點、雙單工、串行、差分信號鏈路來互聯設備［45］。PCI Express的基本結構包括根復合體（Root Complex）、交換機（Switch）以及端點設備（Endpoint）等［6］，本文設計的PCI Express IP(Intellectual Property)核屬于PCI Express端點設備。PCI Express總線典型拓撲結構如圖1所示。

根復合體（RC）為下層I/O設備連接到CPU和主存儲器系統提供了路徑，一個根復合體可支持一個或多個PCI Express端口；端點設備（EP）是PCI Express事務的請求發起者（Requester）或應答者（Completer），端點設備又分為傳統端點、PCI Express端點和根復合體集成端點；交換機（Switch）是由多個虛擬PCItoPCI橋設備組成的，其主要功能是為上游器件和下游器件的通信選擇路徑。

圖1典型PCI Express總線拓撲結構PCI Express規范規定對于設備的設計采用分層結構，由下向上可分為物理層（Physical Layer）、數據鏈路層（Data Link Layer）和事務層（Transaction Layer），物理層又由邏輯子層和電氣子層組成。沿縱向來看，各層又可分為發送和接收2塊功能［7］。發送功能塊構成了設備的發送部分，處理向外的傳輸事務；接收功能塊構成了設備的接收部分，處理向內的傳輸事務。典型PCI Express層次結構如圖2所示。

圖2典型PCI Express層次結構作為PCI Express協議的最高層，事務層主要負責以下任務，如：基于流水線的分割事務協議；處理事務包的機制；基于“信用”的流量控制；支持數據完整性。數據鏈路層位于事務層和物理層之間，為事務層TLP在鏈路中的傳輸提供可靠的傳輸機制。數據鏈路層完成的主要任務包括傳遞TLP、錯誤檢測和裁決、初始化和電源管理、產生DLLP。

物理層位于PCI Express協議的最底層，決定了PCI Express總線接口的物理特性，如點對點串行連接、微差分信號驅動、熱撥插、可配置帶寬等。

2PCI Express IP核設計

2.1結構設計

從層次上來講，PCI Express IP核實現了PCI Express協議定義的所有3個層次：事務、數據鏈路和物理的邏輯部分。從結構上來講，PCI Express IP核主要由用戶接口模塊、發送數據包解析模塊、電源管理模塊、DLLP仲裁模塊、TLP仲裁模塊、重傳緩沖模塊、CRC生成模塊、幀信息生成模塊、數據鏈路層數據流仲裁模塊、LTSSM狀態機模塊、SKP發生模塊、LTSSM用有序集發生模塊、物理層數據流仲裁模塊、通道分配模塊、通道合并模塊、亂序模塊、解亂序模塊、PIPE接口模塊、接收數據包解析模塊和接收緩沖模塊組成［8］。本文重點介紹用戶接口模塊和發送數據包解析模塊。

用戶接口模塊是用戶邏輯與PCI Express IP核進行數據交互的橋梁，該模塊分為發送接口和接收接口2部分。一方面，用戶邏輯按照規定的時序通過該模塊把欲發送的數據發送到PCI Express鏈路；另一方面，PCI Express IP核接收來自PCI Express鏈路上的數據，處理后通過該模塊發送給用戶邏輯。

發送數據包解析模塊的主要任務之一負責解析TLP包，并提供給TLP仲裁模塊進行傳輸。

發送數據包解析模塊的第2個功能為實現流控機制。流控機制是PCI Express中最基本的機制之一，流控機制雖然是對本地緩存的一種有效保護，但對TLP的收發性能有很大的影響。流量的初始化和更新均使用DLLP來完成；初始化使用FC Init1和FC Init2 DLLP來完成；更新使用FC Updata DLLP來完成。

2.2接口設計

接口設計主要包括本地接口設計、配置寄存器擴展接口設計和電源管理接口設計3部分。

本地接口用于用戶邏輯與遠端PCI Express設備之間傳輸TLP，在本地接口總線上所傳輸的TLP均需滿足標準的PCI Express數據包格式。本地接口又分為發送接口和接收接口，PCI Express IP核通過發送接口在PCI Express鏈路上發送PCI Express包，通過接收接口從PCI Express 鏈路上接收PCI Express包。

配置寄存器擴展接口主要用于實現額外的PCI能力項和配置寄存器。根據PCI Express規范，原則上只有跟PCI Express配置相關的寄存器才可以放入配置空間。本文設計的PCI Express IP核是PCI Express端點（Endpoint），故使用標準Type0配置空間，該空間占用了0x000~0x0BF地址范圍，配置寄存器擴展接口可使用空間的地址范圍從0x0C0~0xFFF。

3PCI Express IP核功能驗證

驗證是比設計更重要的一個環節，它穿越了整個設計流程，以便盡早發現設計中可能存在的錯誤和缺陷［9］。功能驗證指驗證RTL代碼是否符合原始的設計需求和規格，在這里指驗證設計的PCI Express IP核是否符合PCI Express規范。本文采用基于虛擬平臺的驗證方法對設計的PCI Express IP核進行協議層驗證和應用層驗證［10］。

3.1協議層驗證

本文采用Denali公司的PureSuite測試工具對PCI Express IP核的協議層進行驗證。PureSuite可以測試PCI Express設計的兼容性，包含完整的測試用例，且與PCISIG的兼容性驗收列表完全匹配。PureSuite覆蓋了物理層、數據鏈路層、事務層以及配置空間，包括定向測試和隨機測試，使用PureSpec總線功能模型對待測設計施加合適的激勵，該功能模型使用SOMA配置文件來約束功能模型的行為和特性。PureSuite充分發揮了Denali的先進特性，自動產生測試激勵，并報告測試結果。使用PureSuite對PCI Express IP核進行兼容性測試主要需要四個步驟，測試平臺搭建、測試用例選擇、運行仿真、查看結果。

測試平臺搭建主要包括對DUT的實例化以及創建約束DUT特性的SOMA文件。首先，編寫Testbench文件，把Denali的模型和監視器以及DUT連接起來，并指定對應的SOMA文件，分別對上述3個模塊進行特性約束。其次，使用Denali的圖形化工具PureView創建DUT監視器模塊及其SOMA文件，需要把PCI Express IP核的特性全部寫入該SOMA文件中。

由于Denali的PureSuite包含了一套完整的測試用例，其中有許多是DUT所不具備的能力，故在運行仿真前需要選擇與DUT配套的測試用例，當然也可以指定一些測試用例進行單獨測試，以禁止運行DUT所不具有的特性的測試用例。PureSuite提供5大類測試，包括事務層測試、PHY測試、數據鏈路層測試、配置空間測試和虛通道測試，本文的設計不包括PHY部分，故僅對DUT進行了其余4類測試。

在進行協議層仿真時，本文使用NCSIM仿真工具在Linux系統下進行。仿真平臺搭建好后，需要編寫運行腳本文件。在編寫腳本文件中，主要包括對代碼進行編譯、指定編譯器及其參數、指定仿真頂層等。一切準備就緒后，便可以運行仿真。在仿真過程中需要查看仿真波形，要在仿真頂層文件“tb.v”中把保存波形數據庫，在仿真過程中或仿真結束后用SimVision工具打開波形數據庫查看波形。

仿真過程結束后，PureSuite會生成一個測試結果文件puresuite.status，該文件包含了仿真運行的詳細結果及統計結果，整個設計的4類測試項均測試成功。

3.2應用層驗證

在應用層驗證中主要驗證DUT是否能夠正確處理數據包，包括是否能夠正確發送用戶邏輯產生的數據包和是否能夠正確接收鏈路上的數據包，并路由到正確的目標地址。同時，兼顧測試PCI Express IP核的部分協議兼容性。應用層驗證需要為DUT搭建一個應用環境，包括一個內部SRAM，一片FLASH存儲器和通用輸入輸出接口。DUT的PHY使用Xilinx的GTP模型，主機模型使用由某公司提供的PCI Express根復合體仿真模型。

代碼覆蓋率是驗證結果的重要質量標志，有助于指導驗證計劃的改進。通過QuestaSim 6.3d的代碼覆蓋率計算，如圖3所示，PCI Express IP核的代碼覆蓋率達到了令人滿意的效果。

圖3代碼覆蓋率4結語

攻克了基于信用的流量控制機制、電源管理機制、錯誤檢測與處理報告機制、LTSSM狀態機等多個技術難關后，本文完成了PCI Express IP核RTL代碼的設計。基于PureSuite測試套件及QuestaSim仿真工具對設計的IP核進行了全方位的功能驗證，并對驗證過程發現的問題逐一進行修正。仿真結果表明，設計的PII Express IP核實現了預期功能，達到了設計技術指標。

參考文獻

［1］魏鵬，羅武勝，杜列波.PCI Express總線及其應用設計研究［J］.電測與儀表，2007，44（2）：4345.