復雜可編程邏輯器件及其在數字交換機中的應用

王佳 唐志凌

摘 要 復雜可編程邏輯器件（CPLD）是一種半定制邏輯電路。這種電路使得人們在實驗室里就可以設計出大規模專用集成電路（ASIC）。本文將針對AMD公司的MACH系列CPLD的結構特點進行分析，并介紹其在專用數字交換機中，設計△M調制方式下的關鍵芯片。

關鍵詞 CPLD 數字交換機 △M調制

中圖分類號：TP211文獻標識碼：A

Complex Programmable Logic Devices and Its Application in Digital Switches

WANG Jia[1], TANG Zhiling[2]

([1] Jiangxi Lianchuang Tongxin Co, Ltd, Nanchang, Jiangxi 330096;

[2] Chongqing Technology and Business Institute, Chongqing 400052)

Abstract Complex programmable logic device (CPLD) is a semi-custom logic circuits. This circuit makes it in the lab can design a large-scale application specific integrated circuit (ASICs). The article will focus on the structural characteristics of AMD's MACH series CPLDs, and describes its dedicated digital switch, the key chip design △ M modulation mode.

Key words CPLD; digital switches; △ M modulation

0 前言

復雜可編程邏輯器件（CPLD）是設計最新一代數字系統的邏輯器件。CPLD實際上是一種“與—或”兩級結構器件。其最終邏輯結構和功能由用戶編程決定，兼有標準邏輯器件和半定制邏輯器件的優點。它具有可現場編程的特點，提供了幾乎立即的可定制性，自CPLD器件問世以來，它經歷了四個發展階段，工藝采用CMOS、TTL、ECL技術，器件結構類型有PROM、EPROM、EEPROM、PAL、GAL、LCA、PWL等。CPLD器件所追求的目標是向著更高速、更高密度、更強功能、更靈活的方向發展。而CPLD正是這種發展的最新成果。

1 CPLD的結構特點

AMD公司生產的MACH（Macro Array Cmos High—density）器件是一種常用的CPLD，目前有MACH1、2、3、4和5個系列，其規模從32—512個宏單元，延時tpd 從20ns—50ns，封裝為44—352個引腳。MACH 器件具有連續式的內部連線結構，可以預知內部邏輯的定時關系，容易清除競爭險象，便于設計使用。MACH器件采用CMOS電可擦除工藝制造，有兩種編程方法：一種需要在編程器上對器件編程；另一種可在系統編程（ISP—In System Programmability）。后者可以通過下載電纜對裝在印制板上的器件進行編程，省去了編程器。且引腳可以通過下載電纜對裝在印制板上的器件進行編程，提高了工作的性能和可靠性。

1.1 MACH 器件的一般結構

它們由多個PAL（可編程邏輯陣列）塊和一個可編程開關矩陣造成，每個PAL塊內又含有多個宏單元。開關矩陣在各PAL塊之間，以及PAL塊和輸入之間提供互連網絡，開關矩陣接收來自所有專用輸入和輸出給開關矩陣的信號，并將其連接到所要求的PAL塊，對于返回到同一個PAL 塊本身的反饋信號也必須經過開關矩陣。正是這種互連機制保證了MACH器件中個PAL之間的相互通訊都具有一致的、可預測的延時。結構圖如圖1。

圖1 MACH器件結構圖

PAL塊可以視為芯片內獨立的PAL器件。只有通過開關矩陣，各PAL塊之間才能通訊。每個PAL塊有乘積項陣列、邏輯分配器、宏單元和I/O單元組成。每四個輸入乘積項組成一個乘積項族（Product Term Cluster），邏輯分配器將它們分給適當的宏單元，以使乘積項有較高的利用率。

輸出宏單元可配置為組合型和寄存器型輸出，宏單元的輸出送至I/O單元，并可經內部反饋送回到開關矩陣。宏單元的寄存器可以通過編程成為D、T、JK或RS觸發器，還可以被設定為具有輸入輸出時延的流水鎖存器或完全導流的純連接邏輯，每個寄存器都支持非同步預置和清除，可以由同步系統時鐘或來自邏輯陣列的獨立時鐘進行工作。

I/O單元由三態輸出緩沖器組成，該三態緩沖器可通過四選一多路選擇器配置為三種方式：永久地允許該緩沖器作為輸出緩沖器，也可以永久地禁止輸出緩沖器，使該引腳作為輸入引腳；還可以用兩個乘積項之一控制緩沖器，實現雙向端口和總線連接。

MACH器件的在系統編程軟件是有VANTIS公司提供的MACHPRO。由MACHXL或第三方廠商軟件生成的MACH器件的JEDEC文件。經MACHPRO產生所需控制信號。通過連接到PC機并口的下載電纜。

圖2 公共信令信道設備重新同步流程示意圖

注：①同步碼包括同步碼、組號、OK/RQ和檢錯位，其中OK/RQ為0：②BLN為組號：③N為發送的組號；④K為奇偶校驗/組出錯計數；⑤M為收到的組號；⑥I為重發循環計數。

2 CPLD在數字交換機中的應用實例

現在的數字交換機大都是民用交換機，采用PCM調制,市場上一般只提供這種芯片。由于所要設計的專用數字交換機基本用于野外工作，環境惡劣，要求其抗干擾的能力高，失真度小，采用PCM調制方式的民用交換機很難滿足這些要求。而采用△M調制方式則完全能達到這種野外環境的傳輸要求。但用于這種調制方式的現成芯片非常少。基于此，采用了CPLD來設計具有特殊要求的專用數字交換機中繼群路的幀定位同步電路。

群路的幀定位同步電路也可用電子線路來實現，但電路相當復雜，傳輸互聯延時難以確定，可靠性差，很難滿足交換機的數字同步高精度要求，而CPLD的互聯延時小，能軟件編程，具有ISP下載特性，既能滿足要求，易實現，還能節省印制板的空間，調試工作也糞便。

首先在CPLD中設計一幀定位信號產生器，具有發送和接收MLS（偽隨機序列）的功能。它產生的MLS與從接口芯片接收到的同步碼比較，若為幀定位信號，計數器加1，反之計數器減1.當計數器計到111111狀態時，即認為達到幀同步。否則計數器重新置位，進行新的同步搜索。重新同步流程如圖2。

程序及仿真結果見表1：

仿真結果表明：通過VHDL語言進行硬件描述編程并在線載入CPLD芯片，程序完全實現了交換機數字信號的幀定位。下載芯片裝機運行，工作穩定可靠、準確。

參考文獻

[1] Vantis Data Book 1999.Vantis Corporation.

[2] 劉寶琴等編譯.MACH可編程邏輯器件及其開發工具.清華大學出版社,1998.12.

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[4] 張應中等編著.數字通信工程.人民郵電出版社.

[5] 侯泊亨,顧新等編著.VHDL硬件描述語言與數字邏輯電路設計.西安電子科技大學出版社.