一種非相參雷達回波信號模擬器的設計

黃小娟 李 康 雒海潮

(西安電子工程研究所 西安 710100)

1 引言

雷達回波模擬器是模擬技術和測試技術結合的產物。通過模擬器產生的雷達回波信號能在實際雷達前端不具備測試條件的情況下，對雷達后級信號處理機進行調試或測試。隨著數字技術和集成化技術的發展，雷達回波信號模擬器本身也在逐漸采用數字方法實現。

較早的一些雷達數字回波模擬器主要采用模擬現實法，即在數采設備的幫助下，對試驗信號進行采集存儲，通過 FPGA或 DSP控制輸出，再經高速DAC轉換為模擬信號，以得到真實的回波信號。該種方法雖然產生的信號更接近于實際回波，但缺點是必須有大量的數采數據，而且最為關鍵的是不靈活，參數修改困難，對于多路輸出等問題，只能靠增加設備量來解決問題。

數字雷達回波模擬器具有良好的穩定性和較強的靈活性，可以采用編程方法設置雷達信號參數，因此可以實現多種類型雷達回波的模擬。DDFS全稱為Direct Digital Frequency Synthesis(直接數字頻率合成)，一般簡稱DDS，是從相位概念出發來直接合成所需波形的一種頻率合成技術?；贒DS技術的頻率合成器頻率分辨率高，頻率、相位調制方便，轉換速度快，且輸出波形的相位連續，能夠產生任意波形。鑒于DDS芯片在控制方式等方面不夠靈活，有時甚至與系統的要求差距還很大。為此，現在很多工程應用上都采用現場可編程門陣列(FPGA)器件來控制DDS，充分利用了FPGA器件可編程配置的能力，很好的彌補了DDS芯片的不足。

2 回波模型建立

雷達回波模擬如何與實際回波信號接近，是整個模擬器設計的關鍵性問題。分析各種雷達回波信號，可以發現回波主要由三類信號組成:目標回波信號、與發射信號相關的干擾信號、噪聲信號三類。所以，建立合理回波模型是整個雷達回波模擬器的關鍵性技術，為此通過分析目標模型、干擾模型和噪聲模型來確立回波模型。

2.1 目標模型

目標回波建立在目標距離、相位、幅度起伏和多普勒頻率等參數基礎上。一般來說，距離、相位和幅度三者基本相關，多普勒頻率與目標速度有關，對于相參系統而言，還需要考慮目標散射中心和截面積變化，但對于非相參雷達系統而言，距離和幅度才是主要考慮的關鍵性參數，多普勒的模擬可以體現在信號相位的連續變化上。

2.2 噪聲模型

噪聲信號一般指高斯分布的白噪聲。除壓制性噪聲干擾外，一般來說主要是雜波，由于雜波產生的機理不同，概率密度函數和功率譜各不相同，同時考慮接收前端帶寬作用，一般先由高斯函數模型產生寬帶數字噪聲，通過帶通或低通濾波器后得到有效噪聲。

對于模擬實現中的噪聲信號是無窮無盡，而數字模擬模型中的噪聲則是蒙特卡洛模擬的偽噪聲信號，由于存儲量和資源的限定，一般只能產生一段并且循環使用。

2.3 干擾模型

這里的干擾指的是近地物體回波干擾和欺騙性信號干擾，一般常用有效目標信號的距離拖引、速度拖引和角度拖引。

3 實現方式

3.1 系統構成

模擬器主體構成如圖1所示，主要包括三部分:數據生成、回波產生和合成放大。

圖1 系統實現結構圖

數據生成主要包括人機界面和數據生成軟件，用于產生模擬目標回波信號的數據及信號的主要參數，參數主要包括DDS的頻率、相位控制和FPGA數據輸出的延遲控制。噪聲數據可以預先存儲或臨時計算，通過數據生成傳輸至FPGA。

回波產生部分主要包括兩個功能:FPGA依照命令控制DDS產生目標回波信號，通過DAC產生噪聲信號。

合成放大對目標回波進行處理，經合成放大最終輸出。

3.2 工作流程

系統工作流程如下:首先，數據生成根據用戶設定的規則或參數產生模擬目標回波信號數據文件，根據模擬的試驗環境產生干擾信號衰減量和延遲參數，根據重復周期選取或生成限定時寬的噪聲采樣數據文件;其次，在外部控制信號輸入前將噪聲采樣數據和干擾控制參數輸出至相應FPGA中;第三步，當外部控制信號產生后，按照固定周期依次將回波信號數據發送至FPGA中，FPGA按照控制信號和指令數據控制DDS工作產生信號;最后，對目標回波信號進行處理，與噪聲干擾合成后放大，產生中頻模擬信號。

3.3 關鍵性技術及解決方案

a.信號產生

信號產生主要分為目標回波信號產生、雜波及干擾產生。

目標回波信號由DDS直接在中頻產生，關鍵性的問題是保證在發射觸發到來前DDS芯片及時獲得信號頻率、相位和幅度的控制字，如果PRF較高時，對數據生成模塊(一般為PC端)要求的傳輸速率高。為保證信號正常產生，對于控制DDS工作的FPGA芯片也必須能存儲較多的控制命令字。

對于非相參雷達系統而言，一般雜波可以由DAC恢復有限時寬采樣的噪聲數據，而對其功分后一路延遲，與另一路疊加后可以獲得分布較為復雜的雜波。該噪聲不需要經過低通或帶通濾波，因為最終合成放大后會如同通過接收機一樣通過一個帶通濾波器，限定最終信號帶寬。

干擾可以通過可控衰減和延遲有效信號得到，特別是近地干擾和傳輸多徑干擾可以有效產生，而且同頻同相干擾信號對信號處理的影響最大，可有效開展對信號處理的測試和驗證。

b.數據傳輸及控制

相對于頻率、相位、幅度控制而言，產生距離(時間)延遲是DDS難以實現的，但對FPGA來說輸出延遲控制從軟件編程方面較易實現，所以在目標回波信號時間延遲方面，需要FPGA嚴格控制數據及控制字輸出時刻，為保證與測試系統時間統一，可采用測試系統提供的激勵信號。

c.系統擴展

如需要進行射頻信號輸出時，可在合成放大端后增加射頻混頻放大單元。

圖2是經改造的相參系統回波模擬器，如圖所示DDS只產生基帶信號，將中頻載波與DDS輸出進行混頻和單邊帶濾波放大，中頻載波來源于測試系統頻綜本振輸出，以使信號初始相位與測試系統一致，DDS附加的相位需要進行模擬計算。

圖2 相參系統回波模擬器結構圖

4 模擬器設計

根據某課題總體技術要求，設計適用于雷達系統無線通信鏈路檢測的射頻信號模擬器，提出下列技術要求:

信號主要參數:

信號頻率:C波段

信號帶寬:30MHz

基帶數據:特定文本數據，按行依次輸出，每行128bit

信號形式:直擴方式(2PSK調制)

擴頻碼:511位M序列

擴頻速率:15MHz

通信周期:100ms

假定終端以20m/s徑向速度從距離基站1000m處遠離基站，信號幅度衰減與距離延遲成正比，初始假定1000m處幅度信號最大。

4.1 主要硬件選擇

a.數據生成

數據生成單元是一個計算機單元，設計中可使用獨立計算機、CPCI或PowerPC，為了與基帶信號產生單元傳輸，也為了保證接口兼容性，建議設計時使用RS-232串口或通用網口。此處選擇AD-Link生產的CPCI6842。

b.基帶信號產生

DDS選取AD公司生產的AD9910芯片。它具有一個更新速率高達250 MHz的16 bit并行端口，允許設計工程師每隔8 ns更新一次32 bit的頻率或相位控制字。同時，AD9910內置14位數字模擬器和高達1GSPS內置時鐘速度，可以產生高達400 MHz的模擬輸出。

FPGA中決定DDS系統工作的關鍵是波形存儲器、控制字存儲單元和高速并行輸出這三部分，都要采用高速電路。為解決片內存儲的容量問題，FPGA需對DDR等高速片外存儲器提供良好的接口。綜合考慮，器件選用Altera公司的EP2C8Q208C8。

在該設計中還用到了型號為AD9742的D/A轉換器，該芯片具有12位數模轉換功能，轉換速度可達到100 Mb/s。

4.2 中頻及射頻形成

由于通信系統屬于非相參系統，故可用DDS直接產生中頻信號，為了設計和使用簡便，采用Agilent8267D信號源產生2800MHz信號作為本振信號。

關鍵數據及主要參數:

a.多普勒頻率:計算可知信號多普勒頻率小于200Hz，遠低于兩個本振源的頻偏，所以設計時忽略。

b.距離延時:DDS延時輸出由FPGA控制，經過計算，FPGA內部時鐘頻率盡量設計為150MHz的整數倍，通過仿真器仿真證明，系統最高頻率設為180.05MHz時，可滿足最低設計150MHz穩定時鐘的要求。

c.幅度控制:32位幅度控制字高16位有效，一般來說僅距離產生的信號功率衰減范圍不會大于40dB，所以只使用14位，最高0x2710代表最大幅度(1000m處)。控制字的生成直接在CPCI中進行。

d.調制產生:由于采用的DDS芯片為16位并行輸入端口，以5MHz的更新率輸出32位頻率控制字、32位相位控制字(低16位有效)和32位幅度控制字，必須保證每33ns(30MHz輸出頻率)更新一次。

e.輸出控制:由于CPCI每秒至少需要向FPGA輸出238，080Byte的基帶數據(不包括控制字、幀頭幀尾等)，為保證信號生成，需要使用網口通信，每秒鐘CPCI與FPGA通信一次，FPGA內部只存儲1s內的數據。

5 結束語

本文采用DDS設計信號波形、FPGA進行數據和控制字輸出控制、計算單元生成數據和波形參數，既保證了信號波形準確結構完整，又保證了整個設計過程的可控性和靈活性。

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