基于FPGA的全新數字化PCM中頻解調器設計

李 宇，丁法珂

（中國空空導彈研究院 河南 洛陽 471009）

在傳統的數據接收處理流程中，遙測接收機將接收到的射頻信號進行兩次下變頻到零中頻，然后經過D/A輸出基帶信號；PCM數據流經過位同步、幀同步后恢復出數據[1]，通過數據處理計算機將數據進行顯示和存儲。隨著現代電子技術的迅猛發展，高速A/D芯片的出現和大容量FPGA芯片的成熟應用，高度集成的數字化解調技術應運而生，筆者提出了一種基于FPGA的全新數字化的PCM中頻解調器的設計方案。本方案具有高度的集成性，較低的誤碼率，硬件資源少、實現簡單等優點。

1 功能和設計要求

1.1 中頻解調器的功能

中頻解調器主要完成對接收機70 M中頻信號進行數字化處理，然后通過位同步器重建碼元時鐘、恢復串行數據和碼型轉換；通過幀同步器完成字、幀同步，對齊幀結構數據格式，并將串行數據流轉換為并行數據流；最后通過計算機將數據進行存儲和處理。其主要功能組成如圖1所示。

圖1 中頻解調器功能框圖Fig.1 Functional block diagram of intermediate frequency demodulation

1.2 中頻解調器的技術要求

中頻解調器的位速率、幀長等多項指標都是可編程設置的，具體指標如下：

1） 輸入頻率：70 MHz；

2） 輸入信號強度：（-10±5）dBm；

3）位速率范圍100 kbps～5 Mbps可編程；

4）碼型：NRZ_L/M/S可選擇；

5） 字長：8；

6） 幀長：8～1024可編程；

7） 同步碼長度：4～32位；

8）同步碼位置：在前或在后；

9）輸出：USB接口輸出。

2 設計思路和方案

2.1 高速A/D采樣設計

自軟件無線電的概念提出后，模擬信號數字化是軟件無線電設計中的關鍵所在。在軟件無線電的設計中，A/D模塊完成模擬信號到數字信號的轉換，A/D采樣頻率的選擇會對原有信號以及后面數字信號處理產生重要的影響，所以如何選擇合適的采樣頻率是中頻解調器的關鍵設計之一。采樣定理主要包括Nyquist采樣定理[2]和帶通采樣定理[3]，對于信號頻譜分布在頻帶（fL，fH）上的帶通信號進行采樣，通常采用帶通采樣定理，來選取合適的采樣頻率。

根據帶通信號采樣理論公式，采樣速率fs滿足：

式中，n取能滿足 fs≥2（fH-fL）的最大正整數，則用 fs進行等間隔采樣所得到的信號采樣值能準確地恢復原信號。

本系統中頻帶寬最大為10 M，因此ADC模塊選用40 MHz的采樣頻率、12位量化。

2.2 數字變頻及濾波器設計

變頻模塊的設計是整個設計的關鍵部分之一。如圖2所示，該模塊由NCO、CIC濾波器、半帶濾波器和FIR濾波器組成。NCO通過與A/D之后的中頻信號進行混頻，從而得到基帶頻率的I、Q兩路正交信號，這兩路信號分別通過CIC濾波器[4]、半帶濾波器以及FIR濾波器的抽取和濾波，最終得到要求速率的數字信號，從而實現數字信號由中頻頻率到基帶頻率的轉變。

圖2 DDC模塊實現框圖Fig.2 Implementation block diagram of DDC module

2.3 鑒頻單元設計[6]

從理論上來說，可以直接利用頻率是相位對時間的微分關系來實現鑒頻。 假設瞬時頻率為 f（t），瞬時相位為 φ（t），同相分量為 I（t），正交分量為 Q（t），則根據：

可以得到：

對于調頻信號，其幅值近似恒定，若假設 I2（t）+Q2（t）=1，則有：

對應的數學域表達式為：

這就是利用 I（n）、Q（n）計算瞬時頻率 f（n）的近似公式。

數字鑒頻單元實現結構如圖3所示。

圖3 鑒頻單元實現框圖Fig.3 Implementation block diagram of discriminator unit

2.4 跟蹤環路設計

本系統設計中采用的是均勻采樣二階DPLL[5]。

典型均勻采樣二階DPLL相位模型可以用圖4來表示，它由相位檢測器PD、數字環路濾波器（Digital Loop Filter）和數字控制本振（Numerically Control Oscillator）組成。在這個DPLL中，相位檢測器PD根據輸入相位或計算相位誤差。相位誤差通過數字環路濾波DLF并用于控制數字控制本振NCO的瞬時輸出相位。在圖4中，系數C1和C2是數字環路濾波器（DLF）的參數，是影響環路帶寬和環路響應時間的重要參數，而C是確定DPLL中心頻率的常數。這種DPLL的最大優點就是具有線性相位，從而保證了捕獲時間小和鎖相范圍大的性能。

圖4 數字鎖相環相位模型Fig.4 Phase model of digital phase-locked loop

均勻采樣二階DPLL誤差傳遞函數幅頻特性具有明顯的高通特性，而且通帶截止頻率基本上和環路自由振蕩頻率一致，所以理論上只要恰當地選擇環路自由振蕩頻率就可以得到我們所希望的等效高通濾波器。特別是當通帶截止頻率很小時，高通特性的性能會更好，因為通帶將更加平坦。所以用這種方法實現窄帶高通濾波器要比常規的FIR和HR濾波器都經濟。因此，利用均勻采樣二階DPLL誤差傳遞函數的高通特性濾除緩慢變化的載波頻偏和多譜勒頻率成份，實現等效的開環頻率跟蹤。

2.5 位同步設計

本設計方案中的位同步器主要由同相、正交積分環路、數字序列濾波器、分頻器和碼型變換器幾部分組成。其結構原理如圖5所示，下面將分別說明各個主要組成部分的原理與實現的功能。

圖5 位同步器結構框圖Fig.5 Structure diagram of bit synchronizer

同相正交積分環路主要用于實現對接收信號和同步信號的鑒相，利用匹配濾波的原理，比較接收到的信號和晶振產生經過分頻后的信號兩者之間的相位差，輸出超前或滯后脈沖，用于調整位同步脈沖的相位。同相積分器在清除時刻的采樣輸出極性，取決于輸入碼元的極性，而與同步與否以及相位誤差的極性無關。因此，可以將同相積分器的輸出經過保持電路后再進行過零檢測來得到碼元轉換的信息。

當存在噪聲時，如果超前、滯后脈沖直接用于環路相位調節，將產生相位抖動，特別是在信噪比低或接近于零的情況下，問題更加嚴重。為此，環路中需要使用序列濾波器。這種濾波器專門用于鑒相器輸出的超前或滯后脈沖的情況。它由計數容量為2N的可逆計數器構成，其結構如圖6所示。

圖6 序列濾波器結構Fig.6 Structure of sequence filter

可逆計數器對超前脈沖進行向上計數，對滯后脈沖進行向下計數。在開始計數時，可逆計數器的狀態為N，當超前脈沖比滯后脈沖多N個時，可逆計數器計滿到容量2N，同時輸出一個推后控制脈沖，以便用它去控制本地估算信號的相位推后一步。與此同時，或門就輸出一個脈沖，將可逆計數置N，重新開始計數。而當滯后脈沖比超前脈沖多N個時，可逆計數器的計數值為0，同時輸出一個提前控制脈沖，以便用它去控制本地估算信號的相位前移一步。這時，或門也輸出一個脈沖，將可逆計數置N，重新開始計數。

當鎖相環路進入同步狀態之后，超前或滯后脈沖產生的概率趨于相等。而由噪聲引起的超前或滯后脈沖也是等概率的。因此，在這種情況下，計數器在N值上下徘徊，超前脈沖和滯后脈沖之差達到計數容量N的概率是很小的。所以，在鎖相環路同步的狀態下，序列濾波器通常是沒有輸出的。這就減少了由噪聲引起的對鎖相環路的誤控作用。濾波器有效的濾除了噪聲對環路的干擾，而且在同步狀態下不產生附加的相位抖動。計數容量N的取值很重要，直接影響著環路的過渡過程。N取得大，對抑制噪聲有利，但同時又加大了環路進入同步狀態的時間，使得環路帶寬變窄。反之，N取得小，可以加速環路的同步，而對噪聲的抑制能力就隨之降低，環路帶寬變寬。因此根據實際情況以及不同的信噪比，選擇不同的N值。本設計的隨機徘徊濾波器采用可變模（N值可編程）設計，加大了可編程碼同步器的靈活性。但是，加入數字序列濾波器后，雖然抗干擾性能有改善，但卻使相位調整速度減慢了。若位同步脈沖的相位超前較多，鑒相器數要輸出N個超前脈沖才能使位同步脈沖的相位調整一次，調整時間增加了N倍。為此給出了一種縮短相位調整時間的原理圖如圖7所示。

當輸入連續超前（滯后）脈沖多于N個后，數字序列濾波器輸出一超前（滯后）脈沖，使觸發器C1（C2）輸出高電平，打開與門1（與門2），輸入的超前滯后脈沖就通過與門加至相位調整電路，如果鑒相器還連續的輸出超前（滯后）脈沖，那么此時觸發器的輸出已使與門打開，這些脈沖就可以連續的送至相位調整電路，而不需要再等待N個。對隨機干擾來說，輸出的使零星的超前（滯后）脈沖，這會使觸發器置“0”，這時電路的作用和數字序列濾波器相同，仍具有良好的抗干擾性能。N次分頻器是一個簡單的除N計數器。N次分頻器對脈沖加減電路的輸出脈沖再進行N分頻，得到整個數字鎖相環路輸出的位同步時鐘信號fclk。同時，因為fclk=CLK/2N，因此通過改變分頻值N可以得到不同的環路中心頻率。

圖7 縮短相位調整時間的原理圖Fig.7 Schematic diagram of shorting the adjustment time of phase

2.6 幀同步設計

輸入數據流經過串/并轉換后，與本地幀同步碼進行同或運算，產生32位相關結果再與屏蔽位相與，屏蔽掉無關位后進入全加網絡，經全加運算，以6位二進制碼輸出，然后與門限值進行比較。大于門限值表示接收到幀同步碼。三態邏輯電路保證幀同步器在3個固定模式（搜索、校核、鎖定）上工作。在搜索態，不使用窗口，符合相關器輸出即認為是幀同步碼。一旦接收到幀同步碼，由搜索態轉入校核態。位/字計數器、字/幀計數器復位，二者開始計數，這個過程一直持續到字/幀計數器達到預定的字/幀數。這時字/幀計數器輸出一特定信號至窗口產生器，以預期檢測位為中心產生窗口脈沖。利用幀同步碼的周期性，下一個檢測位應落在窗口脈沖寬度內，三態邏輯產生第二個幀標志脈沖。若在窗口范圍內，沒有幀碼，在統計意義上多半是虛警，三態邏輯從校核重新返回到搜索態。在校核態，只有連續通過預定的校核幀數，幀同步器才進入鎖定態。在鎖定態，即使在幀同步碼發生漏檢或數據錯誤的情況下，幀標志脈沖也由本地產生。從而避免了由于幀同步碼的漏檢而造成的數據丟失。連續漏檢超過預定的保護幀數，幀同步即返回搜索態，否則將重新計數，一直保持在鎖定態。

3 測試結果和分析

在實驗室內使用一個性能指標較高的下變頻器和該設備配合進行了測試，測試結果見表1。從測試結果來看該設備能夠在1～3 Mbps的位速率范圍內完成數據的可靠解調，誤碼率在允許范圍之內。

在后續長時間拷機測試過程中，該解調器工作性能穩定。在使用信號源對該解調器測試時，輸入信號強度在0～-30 dBm內范圍變化，輸入調制信號頻率在100 kbps～5 Mbps范圍內變化時，該解調器也能夠很好地工作，說明了全新數字化中頻解調器的設計是穩定可靠的，可以進行下一步工程化研制。而該設計的集成度高、體積尺寸小，便于小型化設計應用等優點體現了該設計的優越性，將來必定會得到越來越廣泛的應用。

表1 解調器測試結果Tab.1 The test results of demodulator

4 結束語

目前應用范圍較廣的解調器解調位速率比本設計要高，在10 Mbps以上，因此本設計的下一步的改進方向是將解調能力進行擴展，這主要取決于所選擇的FPGA內部鎖相環的時鐘和FPGA的容量及數據處理速度。

文中方法只是對從中頻直接進行采樣、鑒頻、進行位幀同步的驗證，實踐證明該方法設計有效，測試結果接近理想值，下一步目標是完成工程化研制，投入實踐應用。

[1]李英麗，劉春亭.空空導彈遙測系統設計[M].北京：國防工業出版社，2006.

[2]李邦復，郝建民.遙測系統[M].北京：宇航出版社出版，1991.

[3]楊小牛.軟件無線電原理與應用[M].北京：電子工業出版社，2001.

[4]劉蘊才.遙測遙控系統[M].北京：國防工業出版社，2000.

[5]趙松年，于允賢.信號分析與遙測技術[M].北京：地震出版社，1983.

[6]Miao G J.Signal processing in digital communications[M].Artech House Inc，2007.