適用于數字鎖相環的快速建模方法*

陳 娟，陳 鑫

(1.南京工程高等職業學校電子工程系，南京 211135;2.南京航空航天大學電子信息工程學院，南京 210016)

最近幾年，數字鎖相環［1］廣泛應用于嵌入式芯片的時鐘產生電路。與傳統的電荷泵鎖相環相比，數字鎖相環用時間-數字轉換器替代了電荷泵［2］，用數字濾波器替代了由電容組成的模擬濾波器［3］，用數控振蕩器取代了壓控振蕩器［4］。因此，在數字鎖相環中，從時間-數字轉換器［5］的輸出到數控振蕩器的輸入，傳遞的都是數字信號，提高了信號對數字切換噪聲的抗干擾能力。

但是，和模擬鎖相環一樣，數字鎖相環在設計過程中，也需要對電路的結構進行仔細的仿真和驗證。由于數字鎖相環自身的特性，數字鎖相環的結構非常多變［6-7］。如果在電路完成之后再基于晶體管級仿真［4］，每次設計迭代的時間將會十分漫長。

為了能夠快速建模并仿真，研究者提出了多種快速建模方案。文獻［8］直接利用所編寫的VHDL 代碼對電路的數字模塊進行仿真，并取得良好的精度。為了解決模擬模塊的快速仿真問題，文獻［9］對數控LC 振蕩器系統進行了行為級建模。文獻［10］對數控振蕩器和時間數字轉換器對了行為級建模，文獻［11-12］基于S 域對鎖相環電路進行了建模。

但是，目前尚未有對鎖相環頻率捕獲過程進行快速高精度建模的方法。本文針對數字鎖相環［13-14］數模電路混合的特點，數字模塊直接用其可綜合的Verilog 設計代碼作為仿真輸入文件，對于模擬模塊則根據其仿真結果基于Verilog-A 進行行為級建模，最后利用Spectre Verilog模擬器進行了數模混合仿真。該仿真方法的特點在于建模速度快和仿真精度高。首先，數字模塊直接用其設計代碼進行系統仿真，不需要額外花費時間進行建模，并且仿真結果和實際結果基本一致。其次，Verilog-A 是專門用于模擬電路來的建模語言，利用該語言建模可以有效對模擬模塊的各種電路特性進行建模。最終的鎖相環頻率捕獲仿真結果也表明，該行為級仿真可以精確地對鎖相環進行系統級的仿真，有效減少鎖相環在設計過程中的迭代時間。

1 數字鎖相環的行為級模型

數字鎖相環是數模混合電路，如圖1所示，其電路結構主要包括:鑒相鑒頻器(PFD)、時間-數字轉換器(TDC)、數字濾波器(Digital LF)、數控振蕩器(DCO)和時鐘分頻器(DIV)。其中，數控振蕩器是模擬電路，它根據輸入的控制字，輸出高頻時鐘。其他模塊都是數字電路。

圖1 數字鎖相環框圖

數字鎖相環的工作原理為:首先由鑒相鑒頻器檢測其參考時鐘和分頻時鐘之間的相位差，產生與之相同寬度的脈沖信號。該脈沖信號經過時間-數字轉換器，轉換成數字信號，數字信號經過數字濾波器被濾去高頻成分后，再送往數控振蕩器，控制其振蕩頻率。數控振蕩器輸出的高頻時鐘經過時鐘分頻器分頻后反饋到鑒相鑒頻器，與參考時鐘進行比較。

根據數字鎖相環各個模塊的特點，其中數控振蕩器的行為級模型由Verilog-A 語言設計，而其它各模塊的行為級模型均是由Verilog 語言設計完成。

1.1 鑒相鑒頻器

圖2 PFD 的結構圖

鑒相鑒頻器［15］的結構圖可見圖2。它由兩個邊沿觸發、帶復位的D 觸發器組成，觸發器的D 輸入端都接邏輯“1”。A和B 作為觸發器的時鐘。如果QA和QB 的起始值都為0 且A 由低變高，則QA輸出高電平。接著若B 也由低變高，于是QB 也輸出高電平，則與門使兩個觸發器復位。

根據PFD 的結構圖，可以很容易完成PFD 的Verilog 設計，限于篇幅，在此不給出其Verilog 代碼。

1.2 時間－數字轉換器

時間-數字轉換器電路的作用是將PFD 輸出的脈沖信號轉換為數字信號。本文仿真的TDC 結構是由DCO 輸出時鐘驅動的計數器。假設環形DCO 的級數為9，那么DCO 可以產生9個不同相位的時鐘。因為這9個不同相位時鐘驅動的計數器計數結果最多只相差1。因此，可以用1個大計數器，8個小計數器共9個計數器組成一個精度很高的TDC 電路。大計數器用來保存實際的計數結果，小計數器用-1，0或者1 來表示和大計數器計數結果相差的情況。最后，TDC 統計的值為:大計數器的值乘以九，再加上所有小計數器的輸出結果。主要代碼如下:

由于SpectreVerilog模擬器不支持Signed 的標識，因此，在Spectre 環境下編寫Verilog 行為級模型時，需要自行處理符號位。

1.3 數字濾波器

TDC 產生的數字信號經過數字濾波器時，濾波器將濾除不需要的高頻信號部分，作為振蕩器的控制信號。用Verilog 語言描述該數字濾波器，仿真得到的結果與用電路圖設計所得到的結果是相同的。

1.4 數控振蕩器(DCO)

DCO 的行為級模型由Verilog-A 語言完成，這是因為DCO 的抖動特性可以通過Verilog-A 語言來仿真。主要的代碼描述為:

Verilog-A和Verilog 的語法規則基本一致，但仍有一些不同之處，在建立行為級設計時需要注意:第1，Verilog-A 不支持總線定義。第2，Verilog-A不允許信號瞬變，因此需要利用transition 函數定義信號的上升下降時間。

2 數模混合仿真

等到各個模塊的行為級模型建立以后，在Virtuoso 中建立schematic 圖，并用線將各個模塊連接起來。此外，還需在mixed-signal opt.選項選擇開關閾值電壓。否則，會造成數模信號無法正確轉換，使得整個仿真出現錯誤。圖3 是鎖相環仿真電路圖，電路仿真時間是20μs，實際仿真時間744 s。該圖的第1個信號是參考時鐘信號REFCLK，第2個信號是分頻時鐘后的信號DIVCLK。第3個是鑒相鑒頻器輸出的相位差PhaseERRor。從第3個信號可以看出該鎖相環相位逐漸鎖定的過程，這和基于晶體管級的Spice 仿真結果是一致的。

圖3 鎖相環仿真電路圖

3 總結

本文采用數模混合設計的方法，在Cadence 公司軟件環境下，用Verilog-A和Verilog 兩種硬件描述語言共同實現了鎖相環電路的行為級模型的設計和仿真。采用數模混合的設計方法，可以有效縮短仿真時間，并減少仿真過程中的誤差積累。通過在實際PLL 電路設計中的應用驗證了該方法的可行性，值得推廣。

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