超高速數(shù)字分幅相機(jī)中快門(mén)控制電路設(shè)計(jì)

朱寅非，吳云峰，唐 斌

(電子科技大學(xué)光電信息學(xué)院，成都 610051)

超高速數(shù)字分幅相機(jī)通過(guò)鏡頭后部的光學(xué)分幅系統(tǒng)分束，影像光束被均勻分為8 路，每一路投射到像增強(qiáng)器的光電陰極表面成像，快門(mén)控制電路產(chǎn)生極快脈沖選通開(kāi)啟和關(guān)閉像增強(qiáng)器［1－2］，從而實(shí)現(xiàn)分幅高速攝影。像增強(qiáng)器從選通開(kāi)啟到關(guān)閉的時(shí)間就是曝光時(shí)間。超高速數(shù)字分幅相機(jī)的拍攝速度由選通像增強(qiáng)器的脈沖直接決定。因此，快門(mén)控制系統(tǒng)就是相機(jī)實(shí)現(xiàn)超高速攝影的核心模塊。選用脈沖電路作為快門(mén)的控制系統(tǒng)，可以將電脈沖的優(yōu)點(diǎn)轉(zhuǎn)移到相機(jī)快門(mén)上，主要表現(xiàn)在:脈沖速度快，對(duì)應(yīng)快門(mén)動(dòng)作迅速;電路集成度高，占用空間小;系統(tǒng)受物理環(huán)境影響較小，穩(wěn)定度高;脈沖承載能量少，功耗較低。當(dāng)然脈沖電路也存在時(shí)序控制復(fù)雜的缺點(diǎn)。

1 超高速數(shù)字分幅相機(jī)快門(mén)電路系統(tǒng)設(shè)計(jì)方案

由于電路的最終輸出是一個(gè)正脈沖，而在實(shí)際應(yīng)用直接對(duì)高壓信號(hào)進(jìn)行幅值、脈寬調(diào)節(jié)并不方便，所以我們選擇操作靈活的數(shù)字電路對(duì)觸發(fā)信號(hào)進(jìn)行延時(shí)處理，以獲得合適寬度的低壓脈沖。因此整個(gè)快門(mén)控制電路由配置模塊和調(diào)節(jié)脈沖的延時(shí)電路兩大塊組成。如圖1所示。

圖1 快門(mén)控制電路系統(tǒng)框圖

(1)輸出脈沖幅值為+5 V;

(2)輸出脈沖寬度最小達(dá)10 ns;

(3)脈沖寬度10 ns 可調(diào);

(4)系統(tǒng)數(shù)據(jù)掉電不丟失，再次上電時(shí)電路功能不變;

(5)可實(shí)現(xiàn)與外部通信。

1.1 控制信號(hào)脈沖形成方案

在數(shù)字電路中，輸入到輸出經(jīng)歷的時(shí)間與其工作的系統(tǒng)時(shí)鐘周期存在邏輯關(guān)系，可以通過(guò)定義不同的數(shù)字邏輯來(lái)改變延遲時(shí)間;模擬電路中，模擬器件會(huì)對(duì)傳輸信號(hào)產(chǎn)生固有延遲，這兩種延遲時(shí)間可用來(lái)實(shí)現(xiàn)脈沖的延時(shí)。因此實(shí)現(xiàn)脈沖延時(shí)有兩種方法即數(shù)字方法和模擬方法，我們稱之為數(shù)字延時(shí)和模擬延時(shí)。下面將對(duì)這兩種延時(shí)實(shí)現(xiàn)進(jìn)行介紹。

護(hù)理3個(gè)月后，由醫(yī)院自行設(shè)計(jì)問(wèn)卷調(diào)查表，對(duì)患者飲食控制、運(yùn)動(dòng)鍛煉、規(guī)律用藥、定時(shí)血糖檢測(cè)、足部護(hù)理、定期復(fù)診等依從性進(jìn)行調(diào)查；采取EQ-5D生活質(zhì)量量表對(duì)患者護(hù)理前后行動(dòng)能力、自理能力、日常生活能力、疼痛或不適、焦慮或抑郁等生活質(zhì)量進(jìn)行評(píng)分，該評(píng)分量表每項(xiàng)為100分，分?jǐn)?shù)越高則患者生活質(zhì)量越好。

(1)數(shù)字延時(shí)

數(shù)字延時(shí)通常通過(guò)計(jì)數(shù)器法和存儲(chǔ)器法實(shí)現(xiàn)。

計(jì)數(shù)器延時(shí)的方法類似于分頻的方法，當(dāng)計(jì)數(shù)器計(jì)數(shù)到設(shè)定值(N)時(shí)，計(jì)數(shù)時(shí)間等于延遲時(shí)間(t)，延時(shí)完成。延遲時(shí)間的運(yùn)算表達(dá)式如下:

式(1)中T為計(jì)數(shù)器工作時(shí)鐘周期，f為時(shí)鐘頻率。

例如若需延遲時(shí)長(zhǎng)0.5μs，系統(tǒng)時(shí)鐘為100 MHz，則由上式計(jì)算得設(shè)定值N=50。以加法器為例，首先將N=50 設(shè)置到計(jì)數(shù)器內(nèi)，計(jì)數(shù)器清零等待計(jì)數(shù)，當(dāng)需要延遲的脈沖信號(hào)到來(lái)時(shí)，以脈沖上升沿觸發(fā)計(jì)數(shù)器開(kāi)始計(jì)數(shù)，每經(jīng)過(guò)一個(gè)系統(tǒng)時(shí)鐘計(jì)數(shù)器加一，直到到達(dá)設(shè)定值50，停止計(jì)數(shù)并清零，在第51個(gè)系統(tǒng)時(shí)鐘的上升沿輸出一個(gè)與原始脈沖等脈寬的脈沖信號(hào)，即完成脈沖的延時(shí)，輸出的延遲時(shí)間是0.5μs。如圖2所示。

圖2 計(jì)數(shù)器延時(shí)示意圖

但在實(shí)際應(yīng)用中受系統(tǒng)時(shí)鐘頻率的限制，達(dá)不到較高的延遲分辨力。另外計(jì)數(shù)器的計(jì)數(shù)長(zhǎng)度也限制了最大延遲時(shí)間。

數(shù)字延時(shí)的第2種方法是存儲(chǔ)器延時(shí)［3－4］。

存儲(chǔ)器法延時(shí)是將需要延遲的脈沖信號(hào)進(jìn)行采樣，變成數(shù)據(jù)寫(xiě)入FIFO或雙口RAM。寫(xiě)入FIFO 時(shí)先設(shè)置寫(xiě)入長(zhǎng)度，寫(xiě)滿寫(xiě)入長(zhǎng)度后讀出，則寫(xiě)入時(shí)間就是延遲時(shí)間，再通過(guò)控制FIFO 的觸發(fā)點(diǎn)來(lái)實(shí)現(xiàn)輸入數(shù)據(jù)的輸出延時(shí)。

利用雙口RAM 延時(shí)的方法也是對(duì)脈沖信號(hào)采樣之后，將數(shù)據(jù)輸入雙口RAM，輸出數(shù)據(jù)時(shí)，從讀地址線到寫(xiě)地址所需的時(shí)鐘就是延遲時(shí)間，所以延時(shí)可以通過(guò)設(shè)置讀地址線和寫(xiě)地址線的差值來(lái)控制輸出數(shù)據(jù)延時(shí)。

存儲(chǔ)器法相對(duì)于計(jì)數(shù)器法，延遲時(shí)間不再受脈沖間隔時(shí)間影響，而且存儲(chǔ)器容量較大，可以實(shí)現(xiàn)大范圍的時(shí)間延遲。不過(guò)延時(shí)分辨力同樣受系統(tǒng)工作頻率限制。存儲(chǔ)器法延時(shí)在時(shí)序控制上比計(jì)數(shù)器法要復(fù)雜，需要的系統(tǒng)資源也更多。所以，根據(jù)不同的延時(shí)要求選擇合適的延時(shí)方法是很有必要的。

另外，要實(shí)現(xiàn)動(dòng)態(tài)延時(shí)，則需要單片機(jī)或其他外部控制器與延時(shí)器配合使用，利用控制器將延遲值動(dòng)態(tài)寫(xiě)入計(jì)數(shù)器或存儲(chǔ)器。

(2)模擬延時(shí)

模擬延時(shí)主要是利用門(mén)傳輸延遲實(shí)現(xiàn)，邏輯門(mén)是集成電路的基本單元，因此模擬延時(shí)相對(duì)于數(shù)字延時(shí)具有更高的精度。將不同數(shù)量的邏輯門(mén)串聯(lián)在一起即可獲得不同的延遲時(shí)間，現(xiàn)在的模擬延時(shí)器正是采用這種方法，將多位鎖存器控制的邏輯門(mén)延時(shí)線(Delay Line)封裝到一起，組成高速可編程延時(shí)線芯片。多位鎖存器相當(dāng)于一個(gè)地址鎖存器，向其中寫(xiě)入不同的值，即可選擇串聯(lián)邏輯門(mén)數(shù)目，獲得不同的延時(shí)輸出。如圖3所示。

圖3 延時(shí)線結(jié)構(gòu)示意圖

近年來(lái)隨著半導(dǎo)體技術(shù)和聲表面波技術(shù)SAW(Surface Acoustic Wave)的發(fā)展，相繼出現(xiàn)了全硅延遲線和基于聲表面波技術(shù)的固定和抽頭式延遲線SAWTDL(SAW Tapped Delay Line)。例如SYNERGY公司生產(chǎn)的數(shù)控延時(shí)芯片SY100E195，MAXIM 公司生產(chǎn)的延時(shí)線芯片DS1021，Data Delay Device 公司生產(chǎn)的DDU75F，ADI 公司生產(chǎn)的AD9501 等［5］。這些延時(shí)線的延時(shí)分辨力能達(dá)到亞ns 級(jí)甚至ps 級(jí)，具有很高的精度，并且都可以通過(guò)可編程多位數(shù)控端口調(diào)整延遲時(shí)間。

綜上所述，在搭建延時(shí)電路時(shí)，考慮到數(shù)字延時(shí)動(dòng)態(tài)范圍大、模擬延時(shí)精度高的特點(diǎn)，采用二者相結(jié)合的方式以達(dá)到延遲時(shí)長(zhǎng)和精度要求，即脈沖經(jīng)過(guò)數(shù)字延時(shí)來(lái)實(shí)現(xiàn)延時(shí)的粗調(diào)，經(jīng)模擬延時(shí)來(lái)實(shí)現(xiàn)延時(shí)的細(xì)調(diào)。如圖4所示。

圖4 數(shù)字方法模擬方法結(jié)合延時(shí)

1.2 硬件電路設(shè)計(jì)與實(shí)現(xiàn)

考慮到脈沖延時(shí)電路對(duì)時(shí)序要求較高，邏輯運(yùn)算量不大等特點(diǎn)，系統(tǒng)選擇速度較快、適合小規(guī)模集成電路的CPLD(復(fù)雜可編程邏輯器件)作為數(shù)字邏輯電路部分的實(shí)現(xiàn)平臺(tái)，利用CPLD 對(duì)延時(shí)信號(hào)進(jìn)行預(yù)處理，并對(duì)多路模擬延時(shí)器件進(jìn)行配置［6－7］。

因此，整個(gè)用來(lái)產(chǎn)生控制脈沖信號(hào)的動(dòng)態(tài)高精度延時(shí)電路由單片機(jī)控制模塊、CPLD 以及DS1021延時(shí)模塊以及系統(tǒng)供電模塊。

CPLD 延時(shí)電路的硬件電路設(shè)計(jì)主要包括延時(shí)模塊、接口電路、系統(tǒng)時(shí)鐘、供與電接地以及測(cè)試端口。下面給出脈沖延時(shí)電路具體設(shè)計(jì)圖，如圖5所示。

圖5 CPLD 控制延時(shí)模塊引腳配置

采用CPLD和DS1021模擬延時(shí)線芯片和邏輯門(mén)的配合使用，利用CPLD 配置模擬延時(shí)線線DS1021，這樣做既可以發(fā)揮將延時(shí)線芯片0.25 ns的延時(shí)精度，又可以獲得大范圍的時(shí)間延遲，具有良好的延時(shí)效果。

2 可編程脈沖延時(shí)發(fā)生器軟件設(shè)計(jì)

對(duì)脈沖的延時(shí)處理通過(guò)數(shù)字延時(shí)和模擬延時(shí)相結(jié)合實(shí)現(xiàn)。由于CPLD 的高速特性，我們選用CPLD對(duì)延時(shí)信號(hào)進(jìn)行預(yù)處理，并配置延時(shí)線芯片;由于單片機(jī)的易操控性，使用單片機(jī)向CPLD 發(fā)送延時(shí)數(shù)據(jù)，與PC 通信，通過(guò)人機(jī)交互界面實(shí)現(xiàn)計(jì)算機(jī)設(shè)定延時(shí)參數(shù)。上電后首先執(zhí)行系統(tǒng)的復(fù)位操作并進(jìn)行系統(tǒng)初始化，單片機(jī)通過(guò)RS232 接收PC 機(jī)發(fā)來(lái)的延時(shí)時(shí)間參數(shù)，當(dāng)單片機(jī)接收到延時(shí)時(shí)間參數(shù)后進(jìn)行數(shù)據(jù)的整理，單片機(jī)通過(guò)SPI 總線與CPLD 通信，將延時(shí)時(shí)間傳送給CPLD，CPLD 通過(guò)SPI 總線配置DS1021 的模擬延時(shí)時(shí)間，配置成功后進(jìn)行狀態(tài)顯示并等待外部觸發(fā)脈沖，當(dāng)外部觸發(fā)到來(lái)時(shí)，首先通過(guò)CPLD 進(jìn)行10 ns 分辨率的數(shù)字延時(shí)，數(shù)字延時(shí)結(jié)束后再通過(guò)DS1021 進(jìn)行分辨率為0.25 ns 的數(shù)字延時(shí)，最后輸出脈沖。軟件工作流程如圖6所示。

圖6 延時(shí)電路系統(tǒng)總體流程圖

3 系統(tǒng)實(shí)驗(yàn)結(jié)果與分析

完成整個(gè)電路系統(tǒng)的硬件、軟件設(shè)計(jì)之后，對(duì)系統(tǒng)進(jìn)行測(cè)試和記錄，并對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行分析。利用示波器的兩個(gè)通道對(duì)原始脈沖和延時(shí)后的脈沖進(jìn)行測(cè)量，我們得到了如下結(jié)果，如圖7所示(原始脈沖為U0，延時(shí)后的脈沖為U1)。

圖7 脈沖延時(shí)

通過(guò)向各延時(shí)芯片寫(xiě)入不同的延時(shí)設(shè)定值，可以實(shí)現(xiàn)脈沖延遲時(shí)間和脈沖寬度的調(diào)節(jié)，如圖8所示。

圖8(a)所示為單級(jí)DS1021 產(chǎn)生的最小延時(shí)，我們可以看到U1相對(duì)于U0的延遲為10 ns，測(cè)試結(jié)果與設(shè)計(jì)方案相符合。圖8(b)中所示為通過(guò)調(diào)節(jié)獲得的窄脈沖，脈沖中部寬度約為10 ns。波形質(zhì)量與標(biāo)準(zhǔn)波形有一定差距，其中也有示波器的原因。

圖8 最小延遲時(shí)間(a)和最小脈寬(b)

由以上測(cè)試結(jié)果可見(jiàn)，本設(shè)計(jì)實(shí)現(xiàn)脈沖延遲時(shí)間和脈沖寬度的調(diào)節(jié)，達(dá)到預(yù)期設(shè)計(jì)指標(biāo)。但延時(shí)脈沖下降沿有振蕩，經(jīng)過(guò)多次測(cè)量分析，是由于示波器測(cè)試信號(hào)線阻抗不匹配引起的，阻抗匹配后該問(wèn)題可以得到解決。

4 結(jié)論

本設(shè)計(jì)通過(guò)對(duì)快門(mén)系統(tǒng)的各項(xiàng)指標(biāo)分析，結(jié)合傳統(tǒng)分幅相機(jī)方案以及現(xiàn)代數(shù)字電路技術(shù)，設(shè)計(jì)了一種可獲得超高速數(shù)字分幅相機(jī)所需的高速快門(mén)控制電路的應(yīng)用方案。利用CPLD 技術(shù)和單片機(jī)控制技術(shù)，實(shí)現(xiàn)整個(gè)系統(tǒng)的控制和通信。CPLD 內(nèi)部資源豐富，高速處理能力強(qiáng)，應(yīng)用靈活性極大，為實(shí)現(xiàn)數(shù)據(jù)的高速處理、信號(hào)的精確傳輸以及多路外設(shè)控制提供了功能保證;單片機(jī)操作簡(jiǎn)單，應(yīng)用廣泛，為系統(tǒng)和外部通信提供了便利;利用模擬器件進(jìn)行精確延時(shí)，將模擬延時(shí)線與數(shù)字鎖存器封裝到一起，實(shí)現(xiàn)可數(shù)控調(diào)節(jié)延遲時(shí)間功能，為進(jìn)行脈沖信號(hào)時(shí)序的精確處理起到了關(guān)鍵作用。本設(shè)計(jì)實(shí)現(xiàn)了ns 級(jí)脈沖延時(shí)和ns 級(jí)脈寬可調(diào)，可靠性高，穩(wěn)定性與抗干擾性強(qiáng)，具有很強(qiáng)的實(shí)用價(jià)值。

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