基于DSN－3500A－119＋的雷達鎖相環設計

嚴 龍，柴晉飛，趙 婷

（1.空軍駐784廠軍事代表室，成都610051；2.成都錦江電子系統工程有限公司，成都610051）

0 引 言

頻率源技術是一項技術難度大的先進電路技術，它的好壞直接影響雷達、導航、通訊、空間電子技術及儀器、儀表等的性能指標。頻率源可分為兩大類：自激振蕩源和合成頻率源。常見的自激振蕩源有晶體振蕩器、腔體振蕩器、介質振蕩器、壓控振蕩器、釔鐵石榴石（YIG）振蕩器和波形產生器等。合成頻率源是新型頻率源，技術含量高，目前被廣泛應用于現代電子系統中。合成頻率源的主要優點是頻率穩定度高、相位噪聲低、使用靈活、控制方便、性能優越，缺點是造價高、技術難度大。合成頻率源一般可分為直接模擬式頻綜、直接數字式頻綜、間接模擬式頻綜和間接數字式頻綜，它們的優缺點如表1所示。

表1 合成頻率源性能比較表

從表1可以看到間接數字式頻率綜合器的工作頻率不高、跳頻速度慢、調制能力有限，但是在體積、重量和成本上優勢明顯。特別是最近幾年集成度的提高，使體積變小的同時設計難度大幅減小。間接數字式頻率源是由數字鎖相環構成的。本文主要針對雷達頻率源對頻點保密、體積小、成本低、快速可靠等需求，提出了一種雷達鎖相環的快速簡單實現方法，能夠滿足一般場合對鎖相環的要求，適合對指標要求不高、但時間緊迫的產品的設計。

1 數字鎖相環的基本結構和工作原理

數字鎖相環路的基本結構如圖1所示，壓控振蕩器（VCO）頻率除以N，目的是把VCO頻率降到鑒相器基準頻率左右，送到數字鑒相器進行鑒頻鑒相，鑒相器輸出通過積分濾波器電路變成模擬電壓控制VCO頻率，使VCO鎖定。VCO誤差相位被除了N倍，經鑒相器后等效把VCO相位不穩定度放大了N倍，所以N的大小直接影響輸出相位穩定度[1-4]。

圖1 數字鎖相環路的基本結構

鎖相環線性化框圖如圖2所示，可以推導出環路的傳遞函數為：

式中：φr（S）為初始相位函數；φ0（S）為輸出相位函數；Kφ為鑒相器的增益系數；F（S）為環路濾波器的傳遞函數的拉普拉斯變換式；KVCO為VCO的增益系數。

圖2 鎖相環線性化框圖

從1 點到輸出端的傳遞函數為：；從2點到輸出端的傳遞函數為：；從3點到輸出端的傳遞函數為：；相位誤差函數為：

（1）一階鎖相環

沒有環路濾波器的鎖相環，即F（S）＝1時叫一階鎖相環，是1型反饋系統。鎖相環跟蹤相位階躍無凈差；跟蹤頻率階躍有一定的相位誤差，跟蹤頻率斜升將失鎖，所以產生了二階鎖相環。

（2）二階鎖相環

在鑒相器輸出端有一個低通濾波器，一般選擇相位滯后無源濾波器，其傳遞函數為：

式中：τ1，τ2為阻容濾波器的時間常數。

式通常用環路阻尼系數ξ和自然諧振頻率ωn表示：

二階環的暫態，特征與環路參數有關，也就是與自然諧振頻率ωn和阻尼系數ξ有關，在高增益環中，即KφKVCO?ω的條件下，有關資料給出了各種阻尼系數條件下，隨時間變化的暫態誤差曲線。工程設計ξ一般都取1，特殊要求可取0.7。

（3）理想積分器的二階鎖相環

按上述分析，導出傳遞函數為：

噪聲帶寬

用自然諧振頻率ωn和阻尼系數ξ表示：

噪聲帶寬：

由相位和頻率階躍引起的穩態誤差為零。由頻率斜升引起的穩態誤差為：

VCO最大頻率掃描速率為：

2 DSN－3500A－119＋芯片介紹

圖3是DSN－3500A－119＋的功能框圖。此款芯片是由Mini－circuits公司生產的集成VCO的頻率綜合器，輸出頻率可以通過外部編程改變，頻率范圍是2 700～3 500MHz，并且輸入輸出阻抗為50Ω。芯片內部集成了鑒相器、環路濾波器、VCO。鑒相器是ADI公司的ADF4106，其中包含可編程分頻器R、可編程計數器A、B和1個雙模前置分頻器（P／P＋1）。通過改變ADF4106的分頻器、計數器就可以達到改變頻率的目的。ADF4106的控制是通過SPI串口完成的。

圖3 DSN－3500A－119＋功能框圖

由于DSN－3500A－119＋集成了環路濾波器，而環路濾波器直接影響環路輸出的相噪和跳頻時間，所以環路的可調試性不強，但對要求不高的場合，同樣設計也被簡化。還有就是參考輸入要求是10MHz的方波，10MHz晶振是標準值，購貨周期可以更快，在體積和成本上也有一定優勢。VCO輸出對應頻點的相位噪聲如表2所示。

表2 VCO輸出對應頻點的相位噪聲

從表2可看出，DSN－3500A－119＋集成VCO的指標并不差，在頻偏為100kHz時，其輸出相位噪聲在－104dBc／Hz以上。通過鑒相器、環路濾波器、VCO的集成，使整個環路的集成度大大提高，對現在體積小的要求是一種很好的選擇，這也是該芯片的優勢之一；同時使得設計簡化，設計周期縮短。

3 設計實例

3.1 硬件設計

本射頻終端接收機本振使用了集成鎖相環芯片DSN－3500A－119＋，該芯片已經集成了大部分功能模塊，使得設計變得比較簡潔。本設計首先從電源入手，該芯片需要＋5V和＋16V2個電源 ，電流大小對應為50mA和16mA。

輸入220V，接變壓器降壓后，通過橋堆，整流成8V和28V直流電源，再通過穩壓塊，輸出5V和24V直流電源。5V可以直接接入該芯片，24V電源再次穩壓，得到16V電源。因為通過功能框圖可以看到16V電源要供給環路濾波器使用，而環路濾波器的運放電源直接影響VCO的控制端，即直接進入環路。

通過前期試驗可以證實：當16V只經過一次穩壓，環路會被外界影響，甚至失鎖；而且16V和5V盡可能分開，如果16V用電阻分壓的方式提供5V，輸出射頻會有大量雜散。

在電源處理好之后，是晶振的選擇。依據技術資料要求，必須選擇10MHz方波晶振，同時在頻偏1kHz處相噪要在－145dBc／Hz以上。在工作原理推導中知道，鎖相環在鎖定狀態時，頻率誤差為零，只有一個固定的相位誤差，所以輸出的頻率精度主要由晶振保證。根據需要，選擇晶振的頻率穩定度為±2ppm（百萬分之一）。根據以上條件，可以在溫補晶振和恒溫晶振中選擇。溫補晶振和恒溫晶振都完全滿足上述要求，恒溫晶振雖指標更好，但體積大、成本高，所以最后選擇溫補晶振作為參考。

最后是控制器的選擇，由于控制信號線只需時鐘（CLK）、數據（DATA）、使能（LE）等3條信號線，而且時序簡單，所以選擇價格便宜、編程簡單的單片機。在本設計中選擇的是ATMEL公司的AT 89C2051單片機。

3.2 軟件設計

本設計使用單片機AT 89C2051對頻率合成器進行控制，如圖4所示。

圖4 時序控制

用C語言進行編程，以下程序是對DSN－3500A－119＋進行初始化編程的主函數部分（輸出頻率為2 900MHz）：

＃include＜AT 892051.h＞

＃include＜math.h＞

＃define uchar unsigned char

＃define uint unsigned int

sbit LE＝0x92；／／初始化管腳

sbit DI＝0x93；sbit CK＝0x94；

void set＿L0（uint freq）；／／頻率設置函數void delay＿us（uchar time）；／／延時函數main（）

｛

DI＝0；

CK＝0；

LE＝0；

set＿L0（2900）；設置頻率點2 900MHz

while（1）

｛

｝

｝

4 試驗及測量結果

用頻譜儀對輸出的雜散進行測量，結果如圖5所示。

圖5 PLL輸出頻率2 900MHz（Ref為10dBm）時的頻譜

頻譜寬度（span）為20MHz，參考電平（Ref）為10dBm時雜散抑制約為60dBc。用頻率計對輸出的頻率測量，測量結果為2 900 000.8kHz。由于條件所限，沒有測試相噪。

5 結束語

本文對數字鎖相頻率合成器進行了研究，用DSN－3500A－119＋設計了一個雷達頻率綜合器。由于DSN－3500A－119＋集成度很高，使得設計變得非常簡單，設計周期大大縮短，程序稍加更改即可以實現跳頻，獲得一個多個頻點的頻綜系統，而且功耗也很低，具有很大的實用價值，能降低成本，在雷達設計研究上得到了很好的應用。

[1]吳春華，許富強，周笛青，等.一種單相鎖相環的數字實現[J].電氣傳動，2012，42（6）：13－16.

[2]陳鑫，吳寧.數字鎖相環的最優化設計[J].南京航空航天大學學報，2012，44（1）：87－92.

[3]龔錦霞，解大，張延遲.三相數字鎖相環的原理及性能[J].電工技術學報，2009，24（10）：94－99.

[4]李鵬，于洪珍，徐小民，等.基于鎖相環技術的頻率合成器的研究[J].硬件縱橫，2009（9）：27－29.