SOC及IP復(fù)用技術(shù)探討

張 宏 高長(zhǎng)松

（1.漯河市源匯區(qū)信息化辦公室，河南 漯河 462000；2.鄭州市建筑設(shè)計(jì)院，河南 鄭州 450000）

1 概述

1.1 微電子芯片的發(fā)展

微電子芯片技術(shù)發(fā)展迄今為止經(jīng)歷了4個(gè)階段：小規(guī)模集成電路（SSI）、中規(guī)模集成電路（MSI）、大規(guī)模集成電路（LSI）、超大規(guī)模集成電路（VLSI），即將進(jìn)入第5個(gè)階段ELSI。目前，微電子技術(shù)已經(jīng)成為衡量一個(gè)國(guó)家綜合國(guó)力的重要指標(biāo)。而電子芯片(IC)則是電子技術(shù)的核心部分。

1.2 摩爾定律和按比例縮小原理

從1959年問世開始，硅集成電路一直按照摩爾定律在高速發(fā)展。所謂摩爾定律：硅集成電路的按照4年為一代，每代的芯片繼承度要翻兩番、工藝線寬大約縮小30%、IC工作速度提高1.5倍。也就是我們通常表述的每個(gè)芯片的晶體管數(shù)量每18個(gè)月會(huì)翻一番。

而比例縮小原理是晶體管的橫向線寬每三年縮小三分之一，其縱向結(jié)深也隨之按照一定的比例縮小。這個(gè)原理指明了晶體管在硅片上增加的技術(shù)線路，20多年來一直有人在探索其他的技術(shù)方法都沒有獲得成功。

比例縮小原理是摩爾定律的充實(shí)和支撐。電子芯片的發(fā)展過程一直是按照這個(gè)技術(shù)路線發(fā)展到當(dāng)前的甚大規(guī)模集成電路階段的。

2 系統(tǒng)芯片（SOC）

2.1 從IC到SOC

加工技術(shù)曾是IC發(fā)展的瓶頸。而電子芯片的集成電路發(fā)展幾乎完全遵循Moore定律，并且國(guó)際范圍內(nèi)的芯片設(shè)計(jì)和大量加工都按照比例縮小的技術(shù)路線進(jìn)行。于是，越來越多的功能、甚至是一個(gè)完整的系統(tǒng)都能夠被嵌入到單個(gè)芯片之中。這樣，以前需要由一塊電路板實(shí)現(xiàn)的系統(tǒng)，現(xiàn)在只需要一只單個(gè)芯片就可以完成。電子系統(tǒng)設(shè)計(jì)開始向系統(tǒng)級(jí)芯片的方向發(fā)展。

2.2 SOC的概念

SOC技術(shù)以超深亞微米工藝和知識(shí)產(chǎn)權(quán)核IP復(fù)用技術(shù)為支撐，對(duì)微電子技術(shù)及其應(yīng)用領(lǐng)域是一種革命性的變革。SOC可提供更好的性能、更低的功耗、更小的印制板（PCB）空間和更低的成本，是21世紀(jì)集成電路（IC）技術(shù)應(yīng)用的主流，SOC技術(shù)的研究發(fā)展和應(yīng)用對(duì)社會(huì)信息化建設(shè)有重大意義。

2.3 SOC的優(yōu)勢(shì)

SOC具有以下幾方面的優(yōu)勢(shì)，因而創(chuàng)造其產(chǎn)品價(jià)值與市場(chǎng)需求，是微電子芯片進(jìn)一步發(fā)展的必然方向。

降低耗電量

減少體積

增加系統(tǒng)功能

提高速度

節(jié)省成本

2.4 主要影響SOC的因素

系統(tǒng)級(jí)芯片SOC的關(guān)鍵技術(shù)為IP核，但同時(shí)也受到半導(dǎo)體工藝的影響。

3 復(fù)用技術(shù)

傳統(tǒng)的IC設(shè)計(jì)流程有構(gòu)想、設(shè)計(jì)、驗(yàn)證和實(shí)現(xiàn)四個(gè)環(huán)節(jié)。其中大部分時(shí)間花在設(shè)計(jì)和驗(yàn)證的環(huán)節(jié)中。

只有采用復(fù)用技術(shù)才能較快地完成設(shè)計(jì)，保證設(shè)計(jì)成功并得到低價(jià)的系統(tǒng)級(jí)芯片。復(fù)用技術(shù)與過去的積木塊設(shè)計(jì)方法 (BBC)類似，但是其規(guī)模和范圍比積木塊設(shè)計(jì)方法更大、更廣。

3.1 IP核的定義

IP核為知識(shí)產(chǎn)權(quán)模塊,可定義為密封在硬件設(shè)計(jì)中的可重復(fù)利用的軟件。按其功能也可定義為SOC的基本電路功能塊或內(nèi)核,也稱為系統(tǒng)宏單元，虛擬部件VC或芯核,可由用戶或?qū)Ｓ肐C公司或獨(dú)立公司開發(fā)。

IP核分為軟核、硬核和固核。

軟核

軟IP核通常在抽象的、較高層次的功能描述，是對(duì)設(shè)計(jì)的算法級(jí)描述或功能級(jí)描述。他的特點(diǎn)是靈活性大、可移植性好。但與硬IP相比，可預(yù)測(cè)性差，設(shè)計(jì)時(shí)間長(zhǎng)。

硬核

硬IP核的電路布局及其與特定工藝相聯(lián)系的物理版圖是固定的。特點(diǎn)是提供可預(yù)測(cè)的性能和快速的設(shè)計(jì)，可以被新設(shè)計(jì)作為特定的功能模塊直接調(diào)用。

固核

固IP核在軟核基礎(chǔ)上開發(fā)，是介于硬IP和軟IP之間的IP，是一種可綜合的P并帶時(shí)序信息以及布局布線規(guī)劃的設(shè)計(jì)。對(duì)SOC的開發(fā)而言，固核具有一定的工藝獨(dú)立性，由于在設(shè)計(jì)中考慮了時(shí)序等關(guān)鍵問題，因此能保證設(shè)計(jì)源碼的可綜合性和物理實(shí)現(xiàn)效率。

3.2 IP核的特征

由于IP核是被除了設(shè)計(jì)它的IP提供者和IC加工廠商之外的第3方使用，而且往往不止是一個(gè)系統(tǒng)開發(fā)者使用。因此，IP核必須具有以下特征：

可讀性

這是針對(duì)軟核和固核來說的。使用方不能或很少對(duì)硬核作進(jìn)一步的設(shè)計(jì)優(yōu)化，一般都直接使用。對(duì)固核和軟核，使用者需要對(duì)芯核進(jìn)行進(jìn)一步的綜合或模擬。因此，必須對(duì)調(diào)用的芯核的功能、算法等有比較詳細(xì)的了解，才可能正確使用和充分發(fā)揮芯核的優(yōu)點(diǎn)。

設(shè)計(jì)的衍展性和工藝適應(yīng)性。

芯核是經(jīng)過精心設(shè)計(jì)、驗(yàn)證并且優(yōu)化的。芯核一經(jīng)定型就要求其具有一定的應(yīng)用范圍。即針對(duì)不同的設(shè)計(jì)應(yīng)用，具有一定的適應(yīng)性。當(dāng)芯核被應(yīng)用到不同的領(lǐng)域時(shí)，不需要做重大的修改就能方便地使用。

可測(cè)性

芯核必須是經(jīng)過測(cè)試驗(yàn)證的。但是，當(dāng)芯核被應(yīng)用到各個(gè)具體的設(shè)計(jì)中時(shí)，除了硬核外，并不是一點(diǎn)改變都沒有。因此，芯核的功能和性能還應(yīng)該被使用方測(cè)試。芯核的設(shè)計(jì)要求具有可測(cè)試性。不僅能對(duì)芯核進(jìn)行單獨(dú)的測(cè)試，還要在芯核應(yīng)用到的系統(tǒng)環(huán)境中進(jìn)行測(cè)試。

端口定義標(biāo)準(zhǔn)化

由于芯核是為第三方提供的設(shè)計(jì)，而第三方不是唯一的。這就要求芯核的提供者對(duì)設(shè)計(jì)的端口有一個(gè)嚴(yán)格的定義，以不引起二義性為目的。

版權(quán)保護(hù)

芯核設(shè)計(jì)中必須考慮知識(shí)版權(quán)的保護(hù)問題，保護(hù)技術(shù)可以在芯核的設(shè)計(jì)中采用一些加密技術(shù)或在工藝實(shí)現(xiàn)時(shí)加上保密技術(shù)。

3.3 IP核的開發(fā)

上面討論了IP核作為IP提供者和IC加工廠商之外的第3方使用應(yīng)該具備的特征，而對(duì)于IP開發(fā)者IP核又應(yīng)具備以下特點(diǎn):

（1）高的可預(yù)測(cè)性

（2）可能達(dá)到的最好性能

（3）根據(jù)需要可靈活重塑

（4）可接受的成本

3.4 重用IP核進(jìn)行設(shè)計(jì)

含芯核的系統(tǒng)設(shè)計(jì)與傳統(tǒng)的系統(tǒng)設(shè)計(jì)有兩大方面的不同：一是系統(tǒng)的模塊劃分,二是軟硬件協(xié)同設(shè)計(jì)。由于調(diào)用了芯核,使模塊的劃分是按芯核及其外圍支持電路為單元進(jìn)行。而不像過去結(jié)構(gòu)化設(shè)計(jì)方法那樣完全按照功能劃分模塊。

軟硬件協(xié)同設(shè)計(jì)包括兩方面,協(xié)同仿真和協(xié)同設(shè)計(jì)。現(xiàn)在應(yīng)用得比較多的是協(xié)同仿真。因?yàn)?軟件的開發(fā)依賴于硬件的結(jié)構(gòu)和功能,在硬件沒有完全設(shè)計(jì)好之前,軟件將很難完全確定。

軟硬件協(xié)同仿真,是將一個(gè)HDL語言的軟件仿真器和HDL語言的硬件仿真器結(jié)合起來對(duì)SOC系統(tǒng)進(jìn)行仿真。HDL語言的軟件仿真器是運(yùn)行在工作站平臺(tái)上。每個(gè)時(shí)鐘周期或每當(dāng)有操作發(fā)生時(shí)通過工作站的接口與硬件仿真平臺(tái)比較結(jié)果。

基于芯核的軟硬件協(xié)同設(shè)計(jì),通常是以一個(gè)微處理器核作為硬件系統(tǒng)的核心加上存儲(chǔ)單元。需要開發(fā)的軟件包括：實(shí)時(shí)操作系統(tǒng)、任務(wù)調(diào)度、任務(wù)間通信和應(yīng)用軟件等等。軟硬件協(xié)同設(shè)計(jì)的關(guān)鍵是對(duì)軟硬件要實(shí)現(xiàn)的功能做一個(gè)合適的劃分,并在系統(tǒng)設(shè)計(jì)的復(fù)雜度和系統(tǒng)的性能之間達(dá)到最好的平衡。

4 機(jī)遇與挑戰(zhàn)

SOC設(shè)計(jì)概念的出現(xiàn)給電子系統(tǒng)的設(shè)計(jì)帶來諸多優(yōu)點(diǎn)：進(jìn)一步提高了系統(tǒng)性能、大大縮小了系統(tǒng)尺寸；降低了系統(tǒng)造價(jià)、更易于編譯、節(jié)能等。SOC設(shè)計(jì)概念將極大地促進(jìn)半導(dǎo)體技術(shù)向前發(fā)展，可以說是一個(gè)經(jīng)濟(jì)增長(zhǎng)點(diǎn)。

而在SOC設(shè)計(jì)中大量采用了IP復(fù)用技術(shù)，縮短了設(shè)計(jì)的周期。目前，很多廠商例如Lattice、Synopsys等公司都提供了免費(fèi)的IP核以及設(shè)計(jì)文檔，在應(yīng)用領(lǐng)域發(fā)展的前景廣闊。在21的集成電路設(shè)計(jì)中，IP核是必不可少的。

[1]王誠.P275計(jì)算機(jī)組成原理，清華大學(xué)出版社，2002.

[2]徐善鋒，初秀琴等.21世紀(jì)微電子芯片設(shè)計(jì)技術(shù)發(fā)展方向，西安電子科技大學(xué)，登載于《微電子》39卷.

[3]吳洪江，鄭濱.SOC 的現(xiàn)狀與發(fā)展，半導(dǎo)體情報(bào).

[4]蘭景宏，吉久利.IP核的復(fù)用技術(shù)，北京大學(xué)微電子所.

[5]陳嵐，唐志敏.單片系統(tǒng)SOC設(shè)計(jì)技術(shù)，計(jì)算機(jī)研究與發(fā)展，39（1）.