高電源噪聲抑制比帶隙基準源設計

吳麗麗

（華僑大學 信息科學與工程學院，福建 廈門 361021）

高電源噪聲抑制比帶隙基準源設計

吳麗麗

（華僑大學 信息科學與工程學院，福建 廈門 361021）

采用CSMC 0.35μm工藝，通過在電源和帶隙基準源電路間插入電流源緩沖級的方法，設計提高帶隙基準源電源噪聲抑制能力的帶隙基準源 .在最低工作電壓不變的情況下，所設計的帶隙基準電源大幅度提高了電路的電源抑制比，且功耗低 .仿真結果表明：電源抑制比值為110dB／40dB，Iq＝12μA，Vmin＝2.4V，可作為模擬IP（知識產權）且易集成于單片系統(tǒng)中.

帶隙基準源；電源噪聲抑制比；低工作電壓；低功耗；模擬IP

在單片系統(tǒng)（SOC）集成電路工業(yè)中，模擬電路主要以模擬IP（知識產權）的形式出現(xiàn).帶隙基準源電路是最經常被使用的模擬IP之一，被廣泛應用于線性、開關穩(wěn)壓源電路，模數(shù)、數(shù)模轉換電路，各種溫度、電壓檢測電路等.因此設計出高性能的帶隙基準源電路對于集成電路工業(yè)具有重要意義［1－2］.穩(wěn)壓電源的電源抑制比（power supply rejection ratio，PSRR）在很大程度上取決于帶隙基準源的電源噪聲抑制能力.文獻［3］分析表明：低頻PSRR特性完全取決于帶隙基準源的PSRR特性.因此，提高電源的PSRR特性需要設計高PSRR的帶隙基準源電路，尤其是需要優(yōu)化其低頻段的PSRR特性.本文討論一種能有效提高帶隙基準源電源噪聲抑制能力的電路拓撲結構，并從原理上分析其動作原理.

1 提高帶隙基準源PSRR的原理

要提高PSRR特性，首先要提高帶隙基準源電路中的運放增益.出于穩(wěn)定性的考慮，一般用于帶隙基準源的運放不超過兩級，否則很難進行補償.這就限制了帶隙基準源本身的環(huán)路增益，即限制了通過提高運放增益來提高其PSRR的空間.要進一步提高其PSRR，比較可行的方法是在實際電源和帶隙基準源的電源中加入緩沖［4－5］，使從帶隙基準源看來的電源波動對于實際電源波動有較大衰減.

緩沖的方法一般有插入電壓源和插入電流源.插入電壓源即在實際電源和帶隙基準源的電源中間插入低壓降線性穩(wěn)壓電源（low dropout regulator，LDO），帶隙基準電源看到的電源噪聲將被衰減.這樣帶隙基準電源的PSRR將被大大提高，幅度等于LDO的PSRR值.但在實際的芯片系統(tǒng)中，LDO本身就需要帶隙基準源來為其提供基準電壓［6－7］，因此很難找到與帶隙基準（band gap reference，BGR）輸出值不相關的線性基準源來為其供電 .所以，插入的LDO也必須以BGR的輸入作為參考，實際PSRR提高幅度會略低于分析值.這個結構最大的問題是LDO需要BGR的輸入作為參考，而BGR需要LDO的輸入作為電源 .這就形成了正反饋環(huán)路，存在2個簡并點，不能自己啟動.由于LDO本身也是復雜的反饋環(huán)路［2，8］，需要較復雜的啟動電路來幫助其啟動.

插入電流源也可提高帶隙基準源的PSRR.當電源電壓波動時，參考電流源可以維持偏置電流恒定，使MOS管的柵電壓嚴格跟隨電源電壓波動.理論上，如果電流源為理想電流源，柵電壓變化完全等于電源電壓變化，MOS管VGS變化為0，BGR電源端看到的噪聲也為0.但是，同插入電壓源緩沖一樣，實際電路中很難找到與電源電壓無關的電流源 .因此，該電流源通常也來自于BGR 產生的偏置電流.盡管這樣，該結構還是可以大大提高電路的PSRR.同插入電壓源相比，該結構中的電流偏置環(huán)路較LDO環(huán)路結構簡單，環(huán)路啟動電路容易設計.

2 電路的拓撲結構

設計的高PSRR帶隙基準源，如圖1所示 .圖1中：M13，M14，M15為插入的電流源，用于提高BGR的PSRR特性；M1～M12為電流模BGR環(huán)路，該負反饋環(huán)路使A1／A2的電壓相等，即流過匹配電阻R1／R2的電流相等，同時M1／M2的電流值也相等.兩個電流的差值分別流過三級管Q1／Q2，其發(fā)射極

圖1 插入電流源提高PSRR的帶隙基準源拓撲結構Fig.1 Schematic of high PSRR bandgap voltage reference by inserting current source buffer

面積的比值為N∶1.由此，可以得出流過M1的電流為

M3鏡像M1／M2的電流，流入R3，可得到BGR的輸出電壓VREF為

最后，得到輸出電壓為傳統(tǒng)BGR［9］輸出電壓乘以R3與R1的比值.設計中采用了0.6V輸出，使M3能夠保持在飽和區(qū)，保持M1／M2／M3的電流匹配.

為了確保電路的低壓工作性能，運放的輸出沒有像傳統(tǒng)結構一樣驅動PMOS電流源，而采用了“折疊”的結構，通過驅動NMOS電流源M12來建立負反饋環(huán)路，可以使電路的最低工作電壓降低1倍的MOS管導通電壓Vds.同時，M1／M2電流鏡的設計使運放不需要尾電流源，差分端A1／A2與V′DD的差值為M1的Vgs值，可以直接連接到增益級的輸入對管M4／M5，又使最低工作電壓降低了Vds.最終電路的最低工作電壓為Vbe＋Vgs＋Vds，與傳統(tǒng)結構接近.

電流小信號模型提高PSRR的原理，如圖2所示 .圖2中：Vi為電源電壓波動，V′i為電流源輸出端電壓波動，即BGR電路的等效電源波動，V′A1／A2為A1／A2點相對于V′i的電壓變化 .根據(jù)電路結構，可以得到 M1＝M2＝M3＝M4＝M5＝M8，M6＝M7＝M9＝M13，M12＝k1M11，M15＝k2M14.根據(jù)V′i點的電流守恒，得到

圖2 本帶隙基準源電路的小信號模型Fig.2 Small－signal model of the proposed bandgap voltage reference

將式（4），（5）代入式（3）中，可得到

而

將式（7）代入式（6）中，可得到電路的PSRR表達式

3 實驗結果

電路采用CSMC 0.35μm工藝設計并進行仿真，靜態(tài)電流為12μA.CSMC 0.35工藝中晶體管閾值電壓為0.9～1.2V，低溫下PNP管的Vbe為0.8V，管子的Vdssat一般設計為0.2V，所以電路最低工作電壓為2.4V.在不同工作電壓的情況下，帶隙基準源的溫度曲線如圖3所示.從圖3可知，帶隙基準源的溫度系數(shù)仿真值為7.5×10－6，為典型一階溫度系數(shù)補償曲線.

在各個溫度及工作電壓下，所設計的帶隙基準電源噪聲抑制比仿真結果，如圖4所示 .從圖4可知，直流情況下的電源噪聲抑制比可以達到120dB.

圖3 帶隙基準源的溫度曲線Fig.3 Temperature curve of bandgap reference

圖4 帶隙基準的電源噪聲抑制比仿真結果Fig.4 Simulated PSRR curves of bandgap voltage reference

3 討論

由于帶隙基準源電路采用2級運放結構（圖1中M4～M12部分），環(huán)路增益約80dB，可以得出電流源緩沖級結構使PSRR提高約30dB.本設計為低功耗設計（Iq＝12μA），限制了電路的交流特性，主極點出現(xiàn)在10Hz附近，在10～100kHz之間出現(xiàn)零極點對，在600kHz處的PSRR衰減至50dB.如果某些應用需要提高交流電源噪聲抑制比，可以在結構不變的情況下提高靜態(tài)電流（同比例減小R0～R3的阻值，并相應增大MOS管的尺寸）［10］，以獲得更高的帶寬，改善中頻PSRR特性.

同樣，本設計在帶隙基準源的輸出端級聯(lián)低通濾波器中加入了帶寬約1MHz的一階RC低通濾波器，使PSRR交流曲線在1MHz處出現(xiàn)拐點.但是，由于片內電阻電容值的限制，這種方法主要高頻段有效.通過對交流曲線的分析可以得出，當兩種方法結合使用，帶隙基準源電路帶寬增大和低通濾波器帶寬減小被數(shù)之積為20倍時，可以使全頻率下PSRR高于60dB（當前設計交流PSRR高于40dB）.當然這需要對功耗和電路面積進行取舍.

［1］DING Qi－yuan，F(xiàn)ENG Liang，HOU Peng，et al.A high－PSR low－power voltage regulating circuit for wireless capsule endoscopy［C］∥10th IEEE International Conference on Solid－State and Integrated Circuit Technology（ICSICT）.Shanghai：IEEE，2010：590－592.

［2］HENG S，PHAM C K.Improvement of LDO′s PSRR deteriorated by reducing power consumption：Implementation and experimental results［C］∥9th IEEE International Conference on IC Design and Technology（ICICDT）.Austin：IEEE，2009：11－15.

［3］TEEL J C.Understangding power supply ripple rejecton in linear regulators［J］.Analog Applicationgs Journal，2005（2Q）：8－10.

［4］JIANG Yue－ming，LEE E K F.Design of low－voltage bandgap reference using transimpedance amplifier［J］.IEEE J Solid－State Circuits，2000，47（6）：552－555.

［5］MALCOVATI P，MALOBERTI F，F(xiàn)IOCCHI C，et al.Curvature－compensated BiCMOS bandgap with 1Vsupply voltage［J］.IEEE J Solid－State Circuits，2001，36（7）：1076－1081.

［6］HENG S，PHAM C K.A low－power high－PSRR low－dropout regulator with bulk－gate controlled circuit［J］.IEEE Transactions on Circuits and Systems（Ⅱ）：Express Briefs，2010，57（4）：245－249.

［7］HENG S，PHAN C K.Compensated circuit for low dropout regulator having stable load regulation after consideration of bonding wire resistance［C］∥18th Eurpean Conference on Circuit Theory and Design.Seville：IEEE，2007：120－123.

［8］WONG K，EVANS D.A 150mA low noise，high PSRR low－dropout linear regulator in 0.13μm technology for RF SOC applications［C］∥32nd European Solid－State Circuits Conference.Montreux：IEEE，2007：532－535.

［9］梁愛梅，凌朝東 .流鏡型二次曲率補償?shù)膸痘鶞试丛O計［J］.華僑大學學報：自然科學版，2010，31（3）：261－271.

［10］GIUSTOLISI G，PALUMBO G.A detailed analysis of power－supply noise attenuation in bandgap voltage references［J］.IEEE Transactions on Circuits and Systems（Ⅰ）：Fundament Theory and Applications，2003，50（2）：185－197.

Design of the Bandgap Reference with High Power Supply Rejection Ratio

WU Li－li

（College of Information Science and Engineering，Huaqiao University，Xiamen 361021，China）

A band－gap voltage reference with a high power supply rejection ratio（PSSR）is designed by using CSMC 0.35μm processing through the method of inserting current source buffer stage between power and band－gap reference circuit.The proposed band－gap reference greatly improve the circuit｀s PSRR and with a low power cost，without changing the lowest working voltage.The simulation results show that，the PSRR with 100dB／40dB，Iq＝12μA，Vmin＝2.4V，which can be used as analog intellectual property（IP）and easily integrated in the system on a chip（SOC）.

bandgap reference；power supply rejection ratio；low working voltage；low－power consumption；analog intellectual property

TN 431.1

A

1000－5013（2012）03－0265－04

2011－05－27

吳麗麗（1982－），女，講師，主要從事高頻電子線路與電子設計自動化的研究.E－mail：will6768＠163.com.

華僑大學科研基金資助項目（10HZR05）

（責任編輯：陳志賢 英文審校：吳逢鐵）