Turbo碼的DSP和FPGA實現之比較

張永超，蔣 博，張志麗

(1.河北遠東通信系統工程有限公司，河北石家莊050200;2.中國電子科技集團公司第五十四研究所，河北石家莊050081)

0 引言

法國學者C.Berrou等人于1993年提出了具有幾乎接近Shannon極限的Turbo碼，其不僅在低信噪比的高噪聲環境下性能優越，而且具有很強的抗衰落和抗干擾能力。3GPP、LTE及Wimax等無線標準組織紛紛將其作為其信道編碼方式。同時，衛星移動通信系統由于其受移動性及環境影響，更需要Turbo碼這類糾錯性能強大的信道編碼來進行保障。

Turbo碼采用交織器將信息序列與交織之后的序列分別經過卷積編碼器得到并行級聯卷積碼，然后采用軟信息反復迭代譯碼。Turbo碼譯碼算法主要有:逐序列譯碼的軟輸出的維特比譯碼算法(SOVA)和逐比特譯碼的最大后驗概率譯碼算法(MAP)。MAP算法由于其相對于Shannon容量，在Eb/N0小于1 dB時，便可得到可接受的譯碼性能，得到了廣泛應用。

Turbo碼在工程實現上一般采用DSP方式或者FPGA方式。本文對該2種實現方式進行了設計和比較。

1 Turbo碼編譯碼原理

1.1 Turbo編碼器原理

Turbo碼編碼器是由2個遞歸系統卷積碼(RSC)通過交織器連接而成。圖1是并行級聯卷積碼(PCCC)的編碼結構圖。輸入的信息序列，及該序列經過交織處理之后的序列分別被送入2個并行級聯的分量編碼器，這2個分量編碼器結構相同，且工作在相同的時鐘，僅是由于輸入序列不同，所以得到的輸出序列也不同。

假設輸入信息序列為u=(u1，u2，…uN)，交織器對該輸入信息序列進行交織之后的序列為u1=分量編碼器1對原始輸入信息序列進行編碼，編碼后的輸出序列為Xp1，分量編碼器2對交織后的序列進行編碼，編碼后的輸出序列為Xp2。為了得到不同碼率的碼字，可以對Xp1和Xp2進行刪余，刪余之后的序列為Xp，將信息序列和Xp進行復接即可得到編碼后的輸出。

圖1 Turbo碼編碼器原理圖

1.2 Turbo譯碼器原理

Turbo碼的譯碼一般采用軟輸入軟輸出(SISO)的反饋迭代遞推算法。其譯碼模塊一般包含2個相同的、并行連接的RSC分量譯碼器，與編碼器中的2個分量編碼器相對應，另外還包含一個與編碼器中相同的交織器和一個相應的解交織器。其譯碼模塊的構成框圖如圖2所示。

圖2 Turbo碼譯碼器原理圖

Turbo碼的譯碼時通過2個分量譯碼器交錯重復譯碼來完成的。首先將信息序列ys和校驗序列y1p送入到分量譯碼器1，計算出相應的軟信息L1。將信息序列和L1經過交織器后，連同y2p共同送入分量譯碼器2，計算出相應的軟信息L2，將L2進行解交織作為先驗信息送入到分量譯碼器1;這便是一次迭代的過程。2個分量譯碼器之間互相反饋軟信息，進行迭代運算。經過一定迭代次數后，2個分量譯碼器的輸出便趨于一致，對其進行判決，即可得到譯碼結果。

2個分量譯碼器采用相同的結構。基于最大后驗概率(MAP)算法可以取得最佳的Turbo碼譯碼性能，但是由于其采用了大量的指數及乘法運算，硬件實現比較困難。Log-MAP是MAP算法在對數域的簡化，它避免了指數運算，將乘法運算轉換為加法運算。Max-Log-MAP在Log-MAP基礎上，將對數運算轉換為max*運算，大大降低了硬件實現的難度。

Max-log-MAP算法是逐比特最大后驗概率算法。該算法定義的max*運算為:

該算法需要對每個比特計算其前向傳遞概率、分支轉移概率和后向傳遞概率。

分支轉移概率:

前向傳遞概率:

反向傳遞概率:

2 Turbo碼實現及性能

本次試驗采用的3GPP標準中的RSC編碼器(其生成方式如式(5)和式(6)所示)。交織器為QPP(二項式置換)交織器，譯碼算法為Max-Log-Map算法。迭代次數為4次。

2.1 DSP實現

驗證設計所采用的DSP是ADI公司推出的TigerSHARC(TS)系列信號處理器 ADSP-TS201S。它是一種超高性能靜態超標量浮點DSP，可運行主鐘達600 MHz，非常適合于對計算能力和實時性有苛刻要求的大計算量的信號處理任務。

在驗證過程中，RSC碼的結構可用生成矩陣的方式表示。當前編碼器的狀態為(reg1，reg2，reg3)，則其公式如下所示:

編碼是通過建立Trellis轉移圖進行實現的。Trellis圖是一個事先生成存儲好的一個狀態轉移表，只要給出編碼器當前狀態以及輸入的信息比特，便可通過查表的方式得到編碼器下一轉移狀態和對應的輸出比特。該狀態轉移表可以用C語言的結構體實現。Trellis轉移圖可根據式(5)和式(6)生成。

交織可通過查表完成。QPP-Interleaver函數用來實現QPP算法生成交織矩陣。QPP交織需要確定二項式置換的2個系數。該系數可通過文獻［4］來確定。

Max-Log-Map算法對3種度量值進行歸一化，做了防溢出處理。本實現中，采用浮點實現，送入到譯碼模塊的數是浮點型數據，精度較高。

2.2 FPGA實現

驗證設計所采用的FPGA是ALTERA公司推出的StratixⅡ系列芯片EP2S180F1020I4。該芯片具有多達180 K個等效邏輯單元(LE)和9 Mb的RAM。

在FPGA上對Turbo碼編碼器的設計關鍵在于RSC編碼模塊的設計、交織模塊的設計、打孔模塊的設計以及各模塊時序的控制上。

交織矩陣表可作為參數由MATLAB提供，存儲在ROM表中。打孔根據所要求的碼率按照“盡量平均”的方式打孔，即刪除的校驗比特在整個校驗序列中最好均勻分布。

編碼部分的FPGA框圖如圖3所示。

圖3 編碼模塊結構框圖

編碼模塊的輸入為外部提供的待編碼的二進制序列x，輸出為編碼之后的碼字序列。輸入數據首先經過RSC編碼器進行編碼;其次，輸入數據經過交織得到交織之后的數據;之后，交織后的數據經過RSC編碼器編碼;最后，根據所需的碼率進行打孔。

譯碼部分FPGA框圖如圖4所示。

圖4 譯碼模塊的結構框圖

譯碼模塊的輸入首先經過解打孔，分解出信息序列x，校驗序列z1，校驗序列z2。之后，將信息序列進行交織，此處的交織器采用和編碼時完全相同的交織器，得到交織之后的序列x_interleaved。將該4組序列送入到迭代譯碼模塊，進行一定次數的迭代譯碼。最終迭代的結果以軟信息形式存儲在存儲器2中，以待最后的判決。

迭代譯碼模塊是2個子譯碼器的相互傳遞軟信息迭代譯碼的綜合。其中，譯碼器來實現Max-Log-Map算法，解交織器是交織器的逆過程。

2.3 性能分析與比較

以Turbo碼(104，220)為例，比較了 DSP實現和FPGA實現的差異。

在DSP上實現時，程序中調用time.h頭文件，利用clock()函數，計算出了Turbo編譯碼所使用的時鐘周期數，如表1所示。

表1 DSP的處理時間

在FPGA上實現時，用QuartusⅡ編譯綜合后的資源占用情況，如表2所示。

表2 FPGA資源占用情況

通過SignalTapⅡLogic Analyzer捕捉片內信號計算出，完成編碼需要429個時鐘周期，完成譯碼模塊需要8 424個時鐘周期。如果FPGA運行在50 MHz時鐘頻率下，則編碼需要約8.6 μs，譯碼需要約 168.5 μs。

在驗證時，DSP芯片工作在600 MHz，而FPGA芯片工作在50 MHz。在FPGA上編譯碼所需要的總時間約是DSP上的十分之一。可見在處理時間上FPGA的優勢還是顯而易見的。

但是在前期代碼的設計和編寫周期上，FPGA并不占優勢，相反DSP以其代碼編修改靈活，編譯時間快，容易調試等特點體現出了其優勢。

3 結束語

本文既用DSP實現了Turbo碼，又用FGPA實現了Turbo碼，為工程實際應用提出了有效的、可靠的參考。通過綜合出的信息可以更準確、迅速地估計和判斷出系統中用哪種方式進行Turbo編譯碼更有利于實現。

［1］ BERROU C，GLAVIEUX A.THITIMAJSHIMA P.Near Shannon Limit Error-correcting Coding and Decoding:Turbo-codes［C］∥ Geneva:Communications，1993.ICC ＇93 Geneva ，1993，2:1064-1070.

［2］ 楊海芬.Turbo碼編譯碼方法研究與實現［D］.成都:西南交通大學，2003.

［3］ 王新梅，肖國鎮.糾錯碼-原理與方法［M］.西安:西安電子科技大學出版社，2001.

［4］ Motorola.QPP Interleaver Design for LTE［C］∥3GPP TSG RAN WG1#47bis，R1-070060，Sorrento，Italy，2007:15-19，.

［5］ 馮小平，曹向海，鮑丹.TigerSHARC處理器技術及其應用［M］.西安:西安電子科技大學出版社，2010.

［6］ WANG Ying，DU Xinjun.LI Hui，et al.Tail-bitting Theory for Turbo Codes［J］.IEEE Annual WAMICON’06，2006:1-4.

［7］ 羅少蘭.基于C語言的Turbo碼的DSP實現［J］.計算機與現代化，2006(6):28-30.