導航信號產生器設備時延調整技術分析

馬英昌

(河北省衛星導航技術與裝備工程技術研究中心，河北石家莊050081)

0 引言

導航信號產生器要求發射通道的設備時延可調整，而且調整的精度很高，這就需要設計專用的電路進行時延調整，并且能夠滿足應用環境的要求。針對導航信號產生器的指標，進行了針對性的設計和試驗，最終選用數字FPGA+DDS芯片的方式來調整發射通道時延。

根據目標系統的指標要求，所設計的導航信號產生器中必須具備發射信息時刻精密可調的功能，在硬件電路中，通過調整信號產生器的時頻基準信號的前沿來實現，即在外部輸入的時頻基準信號送入信號產生器后，串入一個可變的延時設備，使得信號產生器中后面所有鏈路使用的全局時鐘的前沿可調整?？蛇x用的方案有可編程延遲線和DDS芯片2種。下面分別介紹2個方案的實現原理和試驗測試結果。

1 時延調整實現途徑

可編程延遲線是一種將數字信號延時輸出的信號處理模塊，可以根據輸入參數的控制調整延時。經調研，可編程延遲線有 AD公司的 AD9501和Maxim公司的DS1020滿足指標要求。

DS1020是256階可編程延遲線，有5種精度:0.15 ns、0.25 ns、0.5 ns、1 ns和2 ns。試驗板選用延遲精度為0.15 ns的DS1020-15芯片。AD9501也是一種數字可編程延時發生器，它由8位數碼編程輸入選擇所需要的延時，最小延時可達10 ps。在信號產生器的參考時鐘鏈路放置DS1020或AD9501，通過控制計算機修改DS1020或AD9501的延遲量，就可以改變信號產生器的設備時延。

式中，fc為參考頻率;K為頻率控制字;N為相位累加器的位數。

結合導航信號產生器的應用需求進行分析，系統要求信號產生器輸出的擴頻調制信號時延可變，根據偽碼測距的原理可知，只要能對偽碼流進行延遲處理就能實現這個目的，因此對大于一個碼片的延遲需求可以通過對偽碼流進行重采樣即可，小于一個碼片的延遲可以通過調整碼鐘相位來實現。因此這種方法的時延調節范圍很寬、調整精度也很高，因為把調節時延分為大步進粗略調整和小步進精密調整2部分，大步進調整在FPGA中利用移位寄存器實現，步進單位為一個時鐘周期;小步進調整在DDS實現，步進單位為:

式中，Tout為DDS的輸出信號周期;N為D/A的位數。所以在DDS輸出為信號頻率為10.23 MHz時，若使用12位的D/A，調整精度能夠達到23.9 ps，若使用14位的D/A，調整精度能夠達5.97 ps，完全能夠滿足系統的指標要求。

FPGA+DDS兩部分的組合調整范圍為:

這種時延調整方案以DDS為基礎，其結構為全數字方式，除了繼承DDS靈活的頻率控制特性外，還實現了很精確的時延調整，該時延調整方案是一個全數字結構的開環系統，沒有反饋環節，其移相轉換時間極短，可達毫微秒量級，這一性能要優于由PIN開關二極管或鐵氧體器件所構成的可編程延遲線時延調整方案。DDS調整時延框圖如圖1所示。

圖1 DDS調整時延

硬件實現選用AD公司的AD9954，內部有32位的DDS、14BitDAC和高速比較器，恰好滿足需求，而且是1.8 V供電，功耗比較小。

2 測試驗證

為了比較2種時延調整方法的性能優劣，針對2種方案的3個芯片分別設計了試驗板，試驗板功能調試正常后進行了性能測試，測試框圖如圖2所示。被測信號產生器A放在恒溫箱中，另一個信號產生器B放在可變溫度的溫箱中，共進行2項測試。

第1個測試通過控制計算機不斷地改變信號產生器B的延遲量，而信號產生器A的延遲量不變，通過雙通道接收終端的處理即可得出信號產生器B的時延變化，這樣就可以考量可編程延遲線的步進精度、調整范圍和時延調整線性度等指標。

第2個測試通過控制計算機設定信號產生器B的某延遲量后，再改變溫箱溫度從T0～T1，觀測這段時間內信號產生器A/B的通道時延差變化，即可反映被測信號產生器的時延隨溫度變化特性，由于該信號產生器在本項測試之前的其他試驗已經驗證過溫度變化T0～T1時，設備時延基本不變。因此，第2個測試即可反映被測信號產生器上的可編程延遲線的溫度特性。

圖2 時延調整性能測試連接

2.1 可編程延遲線測試

可編程延遲測試數據分別如圖3和圖4所示，2種可編程延遲線的步進精度和線性度基本能滿足要求，但是溫度特性都不太好，溫度變化20°時時延變化超過系統可接受的范圍，因此只能在溫度較為恒定的環境中使用。

圖3 可編程延遲線步進精度測試

圖4 可編程延遲線溫度特性測試

根據芯片說明，通過調整試驗板上AD9501的Cext和Rset，AD9501延遲控制字的分辨率為:“滿量程延時”/256=(34.74-6.58)/256=0.112 6 ns;與測得數據基本吻合，說明AD9501調整時延的精度滿足要求，在現有測試條件下測量得到分辨率為0.11 ns。

DS1020芯片的延遲步進很精確，如圖3中菱形線所示，對測試數據處理可知DS1020的延遲步進與標稱值0.15 ns基本一致，滿足系統需求。但DS1020和AD9501的溫度特性都很差，這是由器件自身引入的。

2.2 DDS調整時延測試

使用DDS芯片 +FPGA的方案進行設備時延調整的試驗板測試數據如圖5和圖6所示。測試條件為:使用外部時頻源提供標準高穩定的時頻信號，在試驗板內部產生所需的所有信號，并對再次產生的基準信號進行時延調整，使用數字高速示波器(10 G采樣率)進行測試，并在測試過程中對試驗板改變環境溫度，以測試其溫度特性。

圖5 DDS調整時延步進精度測試

圖6 DDS調整時延溫度特性測試

通過測試可以看出，使用DDS+FPGA的方案最終實現測得的步進精度與可編程延遲線基本相當，但溫度特性比可編程延遲線要好很多，在溫度變化20°的情況下，延遲量變化在峰峰值0.5 ns以內，經過多次測試，重復性較好。

3 結束語

上述對導航信號產生器時延調整的可實現途徑進行分析，并對2種方法分別進行了試驗驗證，得到了一種可滿足大部分應用場合的導航信號產生器時延調整方法。采用FPGA的粗延遲和DDS芯片的精細延遲相結合，延遲精度可達0.1 ns，延遲范圍可以很大(不超過選用偽碼的周期)。實際應用證明，完全滿足指標要求，達到了設計目的。

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