基于FPGA的步進(jìn)電機(jī)變速控制系統(tǒng)研究

馬帥旗

(陜西理工學(xué)院電氣工程學(xué)院，陜西漢中723003)

步進(jìn)電機(jī)是一種將電脈沖信號轉(zhuǎn)變?yōu)樾D(zhuǎn)運(yùn)動角位移或線位移的數(shù)字式傳動裝置，在額定負(fù)載范圍內(nèi)，步進(jìn)驅(qū)動器每接收到一個脈沖信號，驅(qū)動步進(jìn)電機(jī)按設(shè)定的方向轉(zhuǎn)動一個固定的步進(jìn)角 (細(xì)分時為細(xì)分步距角)。因而，步進(jìn)電機(jī)的控制不需要額外的測量反饋單元，只需調(diào)節(jié)驅(qū)動步進(jìn)電機(jī)的脈沖頻率和周期，間接地控制電機(jī)轉(zhuǎn)動的速度和加速度，從而實(shí)現(xiàn)準(zhǔn)確定位和調(diào)速的目的［1-2］。

在控制多臺步進(jìn)電機(jī)生成復(fù)雜的速度曲線時，由于步進(jìn)電機(jī)驅(qū)動信號的時序要求苛刻，速度計算復(fù)雜，從而使得調(diào)速過程復(fù)雜。文獻(xiàn)［3］給出了基于PIC18F252微處理器的步進(jìn)電機(jī)變速控制方法，該方法直觀、簡潔，但不適于對多步進(jìn)電機(jī)進(jìn)行實(shí)時速度控制。文獻(xiàn)［4］給出了基于積分定時和梯形近似調(diào)頻法的步進(jìn)電機(jī)速度控制方法，該算式調(diào)速精確，但涉及大量除法運(yùn)算，不適合用并行處理的現(xiàn)場可編程邏輯陣列控制步進(jìn)電機(jī)［5］。作者采用CYLONEIII系列FPGA芯片，對現(xiàn)有步進(jìn)電機(jī)速度控制算法進(jìn)行簡化和改進(jìn)，充分發(fā)揮FPGA高速、并行處理能力，實(shí)現(xiàn)雙步進(jìn)電機(jī)精確定位和實(shí)時速度控制，提高了系統(tǒng)的控制性能，降低了系統(tǒng)成本［6］。

1 步進(jìn)電機(jī)加減速策略

在步進(jìn)電機(jī)控制中，為了使步進(jìn)電機(jī)沿一定方向旋轉(zhuǎn)，必須依一定順序輪流給定子繞組通電。根據(jù)輸入的驅(qū)動脈沖信號及運(yùn)轉(zhuǎn)方向信號，由驅(qū)動模塊產(chǎn)生變化電流序列，驅(qū)動脈沖的頻率和個數(shù)決定步進(jìn)電機(jī)轉(zhuǎn)動速度和停止位置。在實(shí)際應(yīng)用中，驅(qū)動的脈沖信號啟動頻率不能太高，一般為幾百到三四千赫茲之間［7］。能量的作用過程需要時間，步進(jìn)電機(jī)不可能從靜止?fàn)顟B(tài)直接進(jìn)入高速工作狀態(tài)。如果以較高頻率啟動，容易產(chǎn)生堵轉(zhuǎn)或失步現(xiàn)象。通常步進(jìn)電機(jī)的啟動頻率低于最高空載頻率，而穩(wěn)定運(yùn)行的工作頻率遠(yuǎn)大于啟動頻率。步進(jìn)電機(jī)的速度控制過程由升速、高速和降速3個運(yùn)行階段組成［8］，步進(jìn)電機(jī)的速度與驅(qū)動脈沖的頻率成正比，升速過程是從突跳頻率起始，逐漸升頻至高速運(yùn)行頻率，然后高速運(yùn)行;降速過程是從高速運(yùn)行的頻率降速經(jīng)突跳頻率，然后停止運(yùn)行。起步時的突跳頻率不能過大，否則會導(dǎo)致堵轉(zhuǎn)或失步。升降速曲線會影響電機(jī)的定位精度和運(yùn)行平穩(wěn)性，通常采用階梯型、直線型、指數(shù)型或拋物型等進(jìn)行變速控制［4］。如圖1所示為直線型升、降頻曲線，其中C0為突跳頻率處對應(yīng)計數(shù)值，Cr為高速運(yùn)行時對應(yīng)計數(shù)值，T為總線時鐘周期。

圖1 步進(jìn)電機(jī)直線型升降頻曲線

利用計數(shù)器產(chǎn)生步進(jìn)電機(jī)驅(qū)動脈沖信號，為了使步進(jìn)電機(jī)的速度盡快逼近期望速度曲線，需要準(zhǔn)確地計算驅(qū)動脈沖的延遲時間。若計數(shù)模塊的時鐘周期為T，計數(shù)值為c，步進(jìn)角為α，則延遲時間Δt=cT;若運(yùn)行的步數(shù)為n，步進(jìn)電機(jī)的位置因而角速度

考慮到理想步進(jìn)電機(jī)、步進(jìn)角α和脈沖個數(shù)n，則第一個脈沖的計數(shù)值到達(dá)角度φ的時刻寫成差分方程:

則

在步進(jìn)電機(jī)的控制中，現(xiàn)場可編程邏輯器件擅長于邏輯處理，進(jìn)行乘除法運(yùn)算時將消耗大量的邏輯資源，利用泰勒級數(shù)展開Cn表達(dá)式，忽略展開式的高次余項來降低計算的復(fù)雜性，因為:

所以

這種計算計數(shù)值的方法比求平方根速度要快，但在n=1時引入0.448 5的誤差［9］，通過給C1乘以0.676補(bǔ)償這種誤差，即系統(tǒng)的簡化處理及誤差補(bǔ)償結(jié)果如表1所示。

表1 角速度近似誤差表

2 系統(tǒng)硬件設(shè)計

多步進(jìn)電機(jī)調(diào)速系統(tǒng)結(jié)構(gòu)框圖如圖2所示，主要由現(xiàn)場可編程邏輯器件FPGA、高速光耦、步進(jìn)電機(jī)細(xì)分驅(qū)動器和三相反應(yīng)式步進(jìn)電機(jī)等組成。FPGA采用EP3C25芯片，該芯片內(nèi)部含有24 KB的LE單元、594 KB RAM資源、66個硬件乘法器、4個硬件乘法器、20個全局時鐘網(wǎng)絡(luò)，NIOS II核可在120M時鐘下穩(wěn)定工作，具有性能高、成本低、功耗低的特點(diǎn)。該系統(tǒng)利用FPGA接收主機(jī)發(fā)送的控制信號，并由內(nèi)部兩個并行處理模塊產(chǎn)生驅(qū)動脈沖信號，經(jīng)過高速光耦HCPL063輸入給環(huán)形分配器，進(jìn)行放大后驅(qū)動步進(jìn)電機(jī)運(yùn)行。

圖2 系統(tǒng)結(jié)構(gòu)框圖

3 系統(tǒng)軟件設(shè)計

軟件設(shè)計時，首先根據(jù)x-y兩個軸向運(yùn)行的軌跡，分別計算出x-y軸向需要運(yùn)行的步數(shù);然后根據(jù)步進(jìn)角、角加速度和時鐘周期，計算初始時刻計數(shù)值C0;再采用迭代法計算出在加減速過程中每個步進(jìn)脈沖期間的計數(shù)值;最后根據(jù)計數(shù)值大小產(chǎn)生PWM波，實(shí)現(xiàn)步進(jìn)電機(jī)升 (降)速控制。

3.1 指令接收模塊

為了提高系統(tǒng)開發(fā)效率，在FPGA中嵌入32位軟核處理器NIOS II，配置軟核的UART端口，編寫指令串行接收程序。串口通信協(xié)議約定如下:每幀數(shù)據(jù)包含6個字節(jié)，第一個字節(jié)為幀頭標(biāo)志24H，后續(xù)4個字節(jié)依次為x向、y向運(yùn)動的步數(shù)，運(yùn)行的步數(shù)為16位數(shù)據(jù)，按照低8位字節(jié)在前、高8位字節(jié)在后的原則，最后一個字節(jié)為結(jié)束標(biāo)志00H。若接收到完整的幀頭和幀尾，認(rèn)為接收的為有效幀，解析軸向的控制指令，進(jìn)行容錯和濾波處理，將其存入相應(yīng)軸向的FIFO緩沖單元，指令接收狀態(tài)機(jī)如圖3所示。

圖3 接收模塊狀態(tài)機(jī)

3.2 步進(jìn)電機(jī)調(diào)速模塊

圖4 速度控制模塊狀態(tài)機(jī)

步進(jìn)電機(jī)調(diào)速模塊根據(jù)當(dāng)前步進(jìn)電機(jī)運(yùn)行的狀態(tài)及接收的運(yùn)行指令，決定步進(jìn)電機(jī)下一步運(yùn)行的狀態(tài)。假設(shè)系統(tǒng)從跳變頻率升速至最高速時需要加速nu步，從最高速降速至停止時需要減速nd步。若前一時刻接收到的指令需要運(yùn)行步數(shù)為np，已運(yùn)行至第k步。若加速階段接收到新的運(yùn)行總步數(shù)nn，則執(zhí)行加速步數(shù)為nu-k步，高速運(yùn)行步數(shù)為nn-nu+k-nd步，減速步數(shù)為nd;若高速運(yùn)行階段接收到新指令運(yùn)行總步數(shù)nn，則不執(zhí)行加速過程，高速運(yùn)行步數(shù)為nn-nd步，減速步數(shù)為nd步;若減速階段接收到新指令運(yùn)行總步數(shù)nn，則加速步數(shù)為nu+k-np步，高速運(yùn)行步數(shù)為nn-nu-k+np-nd步，減速步數(shù)為nd。具體狀態(tài)機(jī)如圖4所示。

4 實(shí)驗驗證與分析

在系統(tǒng)實(shí)驗測試過程中，采用Altera公司的FPGA EP3C25開發(fā)平臺進(jìn)行步進(jìn)電機(jī)變速控制實(shí)驗，外接25 M有源晶振。通過鎖相環(huán)獲得100 M計數(shù)時鐘信號，利用FPGA高速計數(shù)器產(chǎn)生兩路脈沖信號，經(jīng)過高速光耦隔離模塊HCPL-2631驅(qū)動x-y軸向坐標(biāo)儀，x-y軸向步進(jìn)電機(jī)的步距角為3°，步進(jìn)電機(jī)轉(zhuǎn)矩在 800 Hz后隨頻率增加迅速減小，因而驅(qū)動脈沖周期最長為2 ms，計數(shù)值最大為2 000，設(shè)計16位計數(shù)器可以滿足系統(tǒng)要求。圖5為某次試驗中給定不同步數(shù)對應(yīng)的加減速運(yùn)行軌跡。

圖5 不同步數(shù)對應(yīng)加減速曲線

5 結(jié)論

給出了一種基于FPGA的雙軸步進(jìn)電機(jī)線性調(diào)速方法，并在EP3C25實(shí)驗平臺上進(jìn)行驗證，結(jié)果表明該方法運(yùn)行穩(wěn)定可靠，滿足現(xiàn)有步進(jìn)電機(jī)調(diào)速和精確定位要求，在工業(yè)現(xiàn)場有一定的應(yīng)用價值。

【1】陳飛，易春峰.兩自由度步進(jìn)滑臺點(diǎn)位控制系統(tǒng)設(shè)計［J］.機(jī)床與液壓，2009，37(1):133-135.

【2】劉俊，劉京誠，謝磊，等.太陽光自動跟蹤裝置的設(shè)計［J］.機(jī)床與液壓，2010，38(9):45-48.

【3】AUSTIN David.Generate Stepper-motor Speed Profiles in Real Time［EB/OL］.［2005-01-06］.http://www.eetindia.co.in/ARTICLES/2005JAN/EEIOL_2005JAN03_ EMS_TA.pdf.

【4】何平，李岳，徐小軍.基于DSP的步進(jìn)電機(jī)高精度變速控制研究［J］.兵工自動化，2007(11):86-87.

【5】賈達(dá)，鄒益民.基于FPGA的電機(jī)控制模塊［J］.計算機(jī)工程與設(shè)計，2010(14):3237-3240.

【6】楊秀增.基于FPGA的高速五軸步進(jìn)電機(jī)運(yùn)動控制卡設(shè)計［J］.機(jī)床與液壓，2012，40(4):66-68.

【7】馬剛，曾平，吳自力.基于FPGA多軸差補(bǔ)控制器設(shè)計與實(shí)現(xiàn)［J］.計算機(jī)工程與設(shè)計，2008(15):3912-3914.

【8】劉慧英，范寶山.基于STM32的多步進(jìn)電機(jī)控制系統(tǒng)研究［J］.測控技術(shù)，2010(6):54-57.

【9】Atmel.AVR446:Linear Speed Control of Stepper Motor［EB/OL］.http//www.atmel.com/dyn/resources/prod_ documents/doc8017.pdf.