基于自適應比例積分控制的全數(shù)字鎖相環(huán)

摘 要： 針對傳統(tǒng)鎖相環(huán)所存在的鎖相范圍窄、環(huán)路帶寬和控制參數(shù)固定、以及提高鎖相速度與減小穩(wěn)態(tài)誤差相互制約等問題，提出了一種新型帶寬自適應全數(shù)字鎖相環(huán)。該系統(tǒng)采用比例積分控制與自適應控制相結(jié)合的復合控制方式，其中自適應控制器可根據(jù)鎖相過程的鑒頻鑒相信息，自動調(diào)整數(shù)字濾波器的控制參數(shù)，實現(xiàn)對環(huán)路的實時控制。采用理論分析與硬件電路設(shè)計相結(jié)合的方法進行了系統(tǒng)設(shè)計，并用FPGA予以實現(xiàn)。系統(tǒng)仿真與硬件電路測試結(jié)果證實了設(shè)計方案的正確性。該鎖相環(huán)的自由振蕩頻率可隨輸入信號頻率的變化而改變，具有電路結(jié)構(gòu)簡單、鎖相范圍廣、鎖定速度快和穩(wěn)態(tài)誤差小等特點。

關(guān)鍵詞： 全數(shù)字鎖相環(huán)； 自適應； 比例積分控制； 電子設(shè)計自動化； 現(xiàn)場可編程門陣列

中圖分類號： TN710?34 文獻標識碼： A 文章編號： 1004?373X（2013）23?0127?03

All?digital phase?locked loop based on adaptive PI control

SHENG Zhen， SHAN Chang?hong， JIANG Xiao?jun， LIU Dan?dan

（School of Electronic Engineering， Nanhua University， Hengyang 421001， China）

Abstract： In view of the problems existing in the traditional phase?locked loops （PLL） about narrow locking range， fixed loop bandwidth and control parameters， interaction between increasing locking speed and decreasing static errors， a new type of adaptive?bandwidth with all digital phase?locked loop is proposed， which adopts compound control mode which combines PI control with adaptive control. The adaptive controller would adjust the control parameters of the digital filter according to the detected information of phase and frequency to realize real?time control. The design of the system adopts the method that with a combination of the theoretical analysis and hardware circuit design， and it is implemented by FPGA. The design project is verified by the results from system simulation and hardware circuit test. The free oscillating frequency of the PLL can change along with the input signal frequency. The system has the advantages of simple circuit structure， wide locking range， fast locking speed and small steady state error.

Keywords： all digital phase locked?loop； adaptive； PI control； electronic design automation （EDA）； FPGA

0 引 言

鎖相環(huán)是一個輸出信號能夠跟蹤輸入信號相位的閉環(huán)自動控制系統(tǒng)[1]，由于其獨特的優(yōu)良性能，在通信、雷達、測量和自動化控制等領(lǐng)域得到極為廣泛的應用。全數(shù)字鎖相環(huán)（ADPLL）相對于模擬鎖相環(huán)具有可靠性高、參數(shù)穩(wěn)定、易于集成等特點[2]，因而得到了越來越廣泛的研究，成為各種電子設(shè)備中必不可少的組成部件。鎖相環(huán)具有三個重要的性能指標：鎖相范圍、鎖相速度和穩(wěn)定性。為提高鎖相環(huán)的各項性能指標，一些學者進行了深入的分析和研究。

文獻[3?4]介紹了一種基于比例積分控制邏輯的全數(shù)字鎖相環(huán)，并闡述了系統(tǒng)的各項性能指標與設(shè)計參數(shù)的關(guān)系。文獻[5]介紹了一種負反饋時鐘采用初始受控分頻設(shè)計，具備中心頻率編程可調(diào)、能夠?qū)崿F(xiàn)平滑源切換的全數(shù)字鎖相環(huán)。文獻[6]設(shè)計了一種基于PID控制的全數(shù)字鎖相環(huán)，來提高了鎖定時間和鎖定精度。文獻[7?8]設(shè)計了一種帶寬自適應控制全數(shù)字鎖相環(huán)，實現(xiàn)了環(huán)路帶寬的隨輸入頻率的自適應調(diào)節(jié)。文獻[9]提出的可變模全數(shù)字鎖相環(huán)，采用可變模分頻器來增大鎖相范圍，并通過前饋回路進行鑒頻調(diào)頻，來提高鎖相速度。以上鎖相環(huán)的設(shè)計無法兼顧鎖相環(huán)的各項性能指標，無法滿足較高的應用要求。

本文提出了一種基于自適應比例積分的復合控制方式，來克服鎖相環(huán)所存在的鎖相范圍、鎖相速度以及穩(wěn)定性之間相互制約的問題。

1 全數(shù)字鎖相環(huán)的結(jié)構(gòu)和工作原理

系統(tǒng)由數(shù)字鑒相器、自適應控制器、數(shù)字濾波器和數(shù)控振蕩器四個模塊組成，如圖1所示。下面對各個模塊的工作原理進行詳細的介紹。

圖1 全數(shù)字鎖相環(huán)的結(jié)構(gòu)圖

該ADPLL采用雙D觸發(fā)式數(shù)字鑒相器。鑒相器對輸入信號和輸出信號的相位進行比較，輸出反應相位超前（或滯后）的信號sub（add），sub和add不僅反映了相位的超前滯后情況，其脈沖寬度也反映了相位誤差的大小。其結(jié)構(gòu)框圖如圖2所示。

圖2 雙D觸發(fā)式數(shù)字鑒相器

自適應控制器模塊主要起到調(diào)節(jié)環(huán)路帶寬的作用。控制器一方面對輸入信號進行鑒頻，另一方面對鑒相誤差信號sub、 add進行量化，根據(jù)量化值計算出濾波器控制參數(shù)[M，]如果輸入信號頻率發(fā)生較大的變化，控制器發(fā)出控制信號sig，將控制參數(shù)[M]賦給濾波器，對周期性復位可逆計數(shù)器和不復位可逆計數(shù)器進行初始置位，以此來迅速地實現(xiàn)頻率捕捉和環(huán)路帶寬的調(diào)整。

環(huán)路濾波器主要由周期性復位可逆計數(shù)器和不復位可逆計數(shù)器構(gòu)成，其中系統(tǒng)高頻時鐘clk為其同步時鐘信號，add和sub作為兩個計數(shù)器的加、減計數(shù)使能控制信號。計數(shù)使能信號為高電平時，兩計數(shù)器在clk時鐘上升沿到來時進行相應的加1或減1操作，計數(shù)使能為低電平時則保持計數(shù)值不變。當輸入信號[fin]上升沿到來時，將兩計數(shù)器的計數(shù)值進行移位相加，相加結(jié)果送入鎖存器，作為數(shù)控振蕩器的控制參數(shù)[N，]然后將比例計數(shù)器復位。

數(shù)控振蕩器模塊采用除[N]計數(shù)器式數(shù)控振蕩器，在系統(tǒng)高頻時鐘clk的控制下工作，分頻參數(shù)[N]來自環(huán)路濾波器的輸出值，如果計數(shù)器計數(shù)值小于[N，]每一次clk上升沿到來時，計數(shù)器加1，計數(shù)到[N]時，計數(shù)器復位，輸出[fout]取反。

2 系統(tǒng)的建模與分析

由以上分析可知，當輸入信號在鎖頻點附近變動時，鎖相環(huán)的數(shù)學模型可以用圖3來表示。

圖3 簡化后的系統(tǒng)模型

圖3中，[θin（s）]為輸入信號[fin]的相位，[θout（s）]為數(shù)字壓控振蕩器輸出信號[fout]的相位；[Kdpd（s）、][Kdlf（s）、][Kdco（s）]分別為數(shù)字鑒相器環(huán)節(jié)、數(shù)字濾波器環(huán)節(jié)、數(shù)字壓控振蕩器環(huán)節(jié)的傳遞函數(shù)。

2.1 系統(tǒng)數(shù)學模型

設(shè)系統(tǒng)高頻時鐘信號為[fclk，]由雙D觸發(fā)器型鑒相器的工作原理可以求出鑒相模塊的傳遞函數(shù)為：

[Kdpd（s）=-fclk2πfin] （1）

比例、積分控制器環(huán)節(jié)采用PI控制方式，其傳遞函數(shù)可以表示為：

[Kdlf（s）=K1+K2fins] （2）

數(shù)控振蕩器采用除[N]計數(shù)的方式來實現(xiàn)，在鎖頻點附近，傳遞函數(shù)可以近似線性化為：

[Kdco（s）=?θfout（s）?N=-πfclkN2s] （3）

由式（1）～（3）可以求出鎖相環(huán)的線性化閉環(huán)傳遞函數(shù)為：

[Hadpll（s）=Kdpd（s）?Kdlf（s）?Kdco（s）1+Kdpd（s）?Kdlf（s）?Kdco（s）=K1fclk22N2fins+K2fclk22N2s2+K1fclk22N2fins+K2fclk22N2] （4）

當輸入信號在鎖頻點附近變化時，可以利用近似關(guān)系[fin≈fout≈][fclk2N]對式（4）進行化簡[4]：[Hadpll（s）=2K1fins+2K2fin2s2+2K1fins+2K2fin2] （5）

由式（5）可以看出，這是一個典型的二階系統(tǒng)，其自然振蕩頻率[ωn、]阻尼系數(shù)[ζ]由式（6）給出：[ωn=2K2ωin2πζ=K12K2] （6）

式中：[K1、][K2]是濾波器的控制參數(shù)，[ωin]是輸入?yún)⒖夹盘柕慕穷l率。如果令[K1、][K2]均為固定的常數(shù)，那么式（6）滿足文獻[10]中提出的帶寬自適用控制律，即滿足下式：

[ωnωin=C1ζ=C2] （7）

式中：[C1，][C2]為固定的常數(shù)。對比式（6）和式（7），可以求出[K1，][K2，][C1，][C2]之間的關(guān)系為：

[K1=2πC1C2K2=2π2C12] （8）

2.2 環(huán)路的性能分析

根據(jù)[Z]域穩(wěn)定判據(jù)可以求出系統(tǒng)穩(wěn)定狀態(tài)下[C1，][C2]的選擇范圍為[2]：

[C1C2>0C2<12πC1-πC12] （9）

在滿足穩(wěn)定的前提下，可以求出系統(tǒng)的各項性能指標：

調(diào)節(jié)時間[ts]為：

[ts=3ζωn=3Tin2C1C2π] （10）

系統(tǒng)超調(diào)量為：

[Mp%=eζπ1-ζ2=eC2π1-（C2）2] （11）

穩(wěn)態(tài)誤差最大為：

[θemax=2πfinfclk] （12）

式（10）表明，系統(tǒng)的調(diào)節(jié)時間和輸入信號的周期成正比，這和帶寬自適應控制律式（7）一致。根據(jù)式（10），（11）可以選擇合適的[C1，][C2]以確保系統(tǒng)良好的動態(tài)性能，從式（12）可以看出提高系統(tǒng)高頻時鐘頻率[fclk，]可以減小系統(tǒng)的穩(wěn)態(tài)誤差。

3 系統(tǒng)仿真和試驗

本設(shè)計采用Verilog HDL硬件描述語言進行電路設(shè)計，以Altera公司的Quartus Ⅱ軟件為設(shè)計平臺，最后應用EP1C6Q240C8 FPGA器件實現(xiàn)硬件電路，其中芯片的系統(tǒng)時鐘頻率為20 MHz。選取控制參數(shù)[C1=0.113，][C2=0.707，]此時環(huán)路濾波器控制參數(shù)[K1=2-1，][K2=2-2，]系統(tǒng)的響應時間[ts]約為6個輸入信號周期；超調(diào)量[Mp%]為4.32%；頻率跟蹤鎖定范圍設(shè)計為76.3 Hz～78.1 kHz。

3.1 仿真波形及分析

本文所設(shè)計鎖相環(huán)的仿真波形圖如圖4，圖5所示。

從仿真波形圖4可以看出，鎖相環(huán)在輸入信號相位發(fā)生180°跳變時，可以在7個周期左右實現(xiàn)相位的重新鎖定。從圖5可以看出當輸入信號頻率發(fā)生突變時，系統(tǒng)也可以迅速地實現(xiàn)重新鎖定。

圖4 相位跳變時的仿真波形圖（[fin=]1 kHz，[θe=]180°）

圖5 頻率突變時的仿真波形圖（[fin]為60～80 kHz）

3.2 硬件實測波形及分析

硬件實測波形圖如圖6，圖7所示。

圖6 硬件實測波形圖（[fin]=1.000 kHz）

圖7 硬件實測波形圖（[fin]=60.014 kHz）

從實測波形圖可以看出，系統(tǒng)具有鎖相范圍寬，穩(wěn)態(tài)誤差小等優(yōu)點。

4 結(jié) 論

本文提出的基于自適應比例積分復合控制方式的全數(shù)字鎖相環(huán)，可實現(xiàn)對環(huán)路的實時控制，其自由振蕩頻率可隨輸入信號頻率的變化而改變，克服了傳統(tǒng)鎖相環(huán)所存在的缺陷。具有電路結(jié)構(gòu)簡單、鎖相范圍寬、鎖定速度快、穩(wěn)定誤差小等優(yōu)點。它可作為功能模塊嵌入到數(shù)字系統(tǒng)芯片中，具有十分廣泛的用途。

注：本文通訊作者為單長虹。

參考文獻

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作者簡介：盛 臻 男，1989年出生，山東人，碩士研究生。從事檢測技術(shù)及自動控制裝置方面的研究，研究方向為智能信息處理與智能控制。

單長虹 男，1957年出生，湖南人，教授。主要從事數(shù)字系統(tǒng)集成與智能控制等方面的研究。

蔣小軍 女，1981年出生，湖南人，碩士研究生。主要從事數(shù)字系統(tǒng)集成方面的研究。

劉丹丹 女，1990年出生，湖南人，碩士研究生。主要從事數(shù)字系統(tǒng)集成及電路與系統(tǒng)方面的研究。