一種極化雷達校準信號源的設(shè)計與實現(xiàn)

摘 要： 為了校準極化雷達的接收通道，設(shè)計并實現(xiàn)了一種基于DDS軟件編程技術(shù)的極化雷達校準信號源系統(tǒng)。給出了主要的硬件電路和軟件設(shè)計方案。該系統(tǒng)將FPGA技術(shù)與DDS技術(shù)結(jié)合，在FPGA內(nèi)部軟件編程實現(xiàn)改進的DDS模塊，充分利用了FPGA作為大規(guī)模芯片的資源優(yōu)勢和高速運算能力。系統(tǒng)能夠產(chǎn)生高精度且穩(wěn)定的任意雷達校準信號，可滿足極化雷達標校的應(yīng)用。

關(guān)鍵詞： FPGA； DDS； 極化雷達； 雷達校準信號源

中圖分類號： TN955?34 文獻標識碼： A 文章編號： 1004?373X（2013）19?0073?04

0 引 言

在極化雷達接收系統(tǒng)中，兩路極化接收通道的不平衡，單極化天線極化特性中存在的交叉極化分量，以及背景雜波和噪聲等因素，均會使極化雷達對目標的極化散射矩陣測量值偏離真實值。為了完成對目標極化散射矩陣的準確測量，需要對各個極化接收通路進行標校[1]。傳統(tǒng)的雷達極化校準技術(shù)主要采用無源標校方法，通過對極化散射矩陣已知的定標體進行極化測量，來確定并在目標的極化測量過程中進行補償。但該技術(shù)對定標體擺放姿態(tài)要求較高、實施難度較大、校準精度不高且應(yīng)用環(huán)境受限。針對無源校準技術(shù)存在的諸多缺點，有源校準技術(shù)逐漸成為當前國內(nèi)外研究的熱點。與無源校準技術(shù)相比，有源校準技術(shù)校準難度降低而校準精度提高，是未來極化校準的發(fā)展方向。

所謂有源校準，就是標校雷達時，不再采用金屬球等定標體，而是利用一個信號源產(chǎn)生標準的信號進行極化標校。信號源產(chǎn)生的有源信號相當于一個孤立的點目標的回波信號，只要信號源天線和雷達天線之間無遮擋，兩者之間的距離選擇合適，就可以方便地進行雷達標校[2]。采用專用DDS芯片和MCU或FPGA等可編程控制器件相結(jié)合是目前校準信號源的主要實現(xiàn)方式，專用DDS芯片把所有功能集中在一塊芯片上，需要設(shè)計者以此為平臺進行開發(fā)[3?4]。DDS專用芯片雖然使用可靠、體積小、功耗小，但靈活性差，難以實現(xiàn)任意波形產(chǎn)生的功能[5]。

本文設(shè)計并實現(xiàn)了一種采用基于FPGA的DDS軟件編程技術(shù)的極化雷達校準信號源系統(tǒng)，系統(tǒng)將FPGA技術(shù)與DDS技術(shù)結(jié)合[6]，在FPGA內(nèi)部軟件編程實現(xiàn)改進的DDS模塊，充分利用了FPGA作為大規(guī)模芯片的資源優(yōu)勢和高速運算能力，實現(xiàn)了高精度的任意波形發(fā)生功能，可滿足極化雷達標校的應(yīng)用。與DDS專用芯片方法相比，采用基于FPGA的DDS軟件編程技術(shù)在降低硬件成本的同時提高了系統(tǒng)的靈活性和可擴展性。

1 極化雷達校準信號源系統(tǒng)硬件平臺設(shè)計

與實現(xiàn)

本文設(shè)計的極化雷達校準信號源能夠產(chǎn)生多種標準信號的波形，主要包括單頻、線性調(diào)頻、非線性調(diào)頻、相位編碼信號等常用雷達波信號以及定制的任意特殊波形。極化雷達校準信號源系統(tǒng)主要由FPGA模塊，DAC模塊和時鐘模塊等組成，結(jié)構(gòu)如圖1所示。

本系統(tǒng)采用的是XILINX公司的Spartan3A?DSP系列FPGA，型號為XC3SD1800A，該款芯片是低功耗、高性能的可編程邏輯陣列器件，內(nèi)部資源豐富，擁有180萬個邏輯門，內(nèi)部集成了84個DSP48A Slice，運算速度達250 MHz；支持LVDS、mini?LVDS、SSTL/HSTL差分傳輸，并且內(nèi)置了端接電阻[7]。

FPGA作為完成大規(guī)模存儲陣列控制邏輯的核心，通過軟件編程，集成UART串口控制邏輯模塊，波形參數(shù)配置及控制模塊和波形發(fā)生模塊，主要完成以下功能：

（1）實現(xiàn)與PC機之間的數(shù)據(jù)通信，接收串口數(shù)據(jù)，根據(jù)串口協(xié)議解析數(shù)據(jù)；

（2）數(shù)據(jù)緩沖和重排；產(chǎn)生地址和讀、寫命令，將存儲的數(shù)據(jù)讀入運算單元計算；

（3）構(gòu)建數(shù)據(jù)輸入輸出通道，產(chǎn)生標準的數(shù)字化波形信號；控制各模塊間的數(shù)據(jù)流動和時序邏輯。

時鐘模塊選用TI公司的CDCE62005，該芯片是一款多輸入輸出的高性能時鐘芯片，支持多種電平格式輸入，其中接受40 kHz～1 500 MHz的LVPECL輸入，最高800 MHz的LVDS輸入，最高250 MHz的LVCMOS輸入；支持多種電平格式輸出，包括LVDS、LVPECL、LVCMOS，在綜合模式下輸出范圍為4.25 MHz～1.175 GHz；在扇出模式下可達1.5 GHz。

時鐘芯片實現(xiàn)整個系統(tǒng)的時鐘配置和同步，當系統(tǒng)上電后，由于時鐘分配芯片首先通過SPI接口進行配置才能正常工作，因此通過板上的50 MHz晶振將50 MHz時鐘輸入FPGA的DCM模塊中，再經(jīng)過分頻，作為SPI時鐘送往時鐘分配芯片，幫助時鐘分配芯片完成初始化配置。時鐘分配芯片完成配置后，依據(jù)芯片內(nèi)E2PROM中的配置值，向FPGA提供時鐘信號，F(xiàn)PGA將接收到的時鐘信號經(jīng)DCM模塊倍頻或分頻到相應(yīng)的頻率，作為DAC的數(shù)據(jù)同步時鐘傳輸給DAC。

高速D/A轉(zhuǎn)換芯片采用的是TI公司的16位分辨率，數(shù)據(jù)更新率為1 GSPS的高性能數(shù)模轉(zhuǎn)換芯片DAC5681，輸入數(shù)據(jù)及其同步時鐘采用LVDS電平格式，可以直接和FPGA互聯(lián)；DAC5681的時鐘有三種：工作時鐘CLKIN/CLKINC、數(shù)據(jù)同步時鐘DCLKP/DCLKPN和SPI控制接口時鐘SCLK。工作時鐘由時鐘模塊提供，數(shù)據(jù)同步時鐘和SPI控制接口時鐘由FPGA提供。系統(tǒng)各模塊間的連接方式如圖2所示。

2 極化雷達校準信號源系統(tǒng)軟件模塊的設(shè)計

與實現(xiàn)

系統(tǒng)的軟件模塊主要是FPGA內(nèi)部的時序邏輯控制和數(shù)據(jù)處理程序，F(xiàn)PGA模塊的實現(xiàn)主要分為波形參數(shù)配置及控制模塊和波形發(fā)生模塊。其中，波形參數(shù)配置及控制模塊主要實現(xiàn)對串口輸入數(shù)據(jù)的分析處理，而波形發(fā)生模塊在接收到波形控制字后，產(chǎn)生期望的數(shù)字式雷達信號波。

2.1 波形參數(shù)配置及控制模塊

波形參數(shù)配置及控制模塊是信號源系統(tǒng)的核心模塊，完成對串口輸入數(shù)據(jù)的解析、系統(tǒng)命令控制、信號參數(shù)與波形控制字之間的運算等功能[8]。

波形參數(shù)配置及控制模塊的結(jié)構(gòu)設(shè)計如圖3所示。

命令/數(shù)據(jù)解析模塊接收串口發(fā)送的數(shù)據(jù)，根據(jù)協(xié)議判斷數(shù)據(jù)是命令或者信號參數(shù)，命令控制模塊依據(jù)命令完成硬件的配置，包括開通/關(guān)閉DAC通道和與PC機之間的信息饋送。數(shù)據(jù)控制模塊將串口下發(fā)的信號參數(shù)轉(zhuǎn)存至雙口RAM中，在信號參數(shù)存儲完畢后，提供讀取命令將信號參數(shù)讀入算術(shù)邏輯運算模塊，通過運算得到波形頻率控制字、波形起始頻率字和波形初始相位字等波形控制字，并提供波形發(fā)生器工作控制信號使能波形發(fā)生模塊[9]，信號類型控制信號則是用于控制算術(shù)邏輯單元的選擇和波形量化表的更換。模塊的狀態(tài)流程圖如圖4所示。

2.2 波形發(fā)生模塊

波形發(fā)生模塊類似于DDS模塊，根據(jù)DDS技術(shù)的基本原理和結(jié)構(gòu)，通過軟件編程在FPGA芯片上實現(xiàn)[6，10]。傳統(tǒng)的DDS模塊將波形量化表存儲在ROM中，不能實現(xiàn)任意波形發(fā)生的功能。本設(shè)計模塊對傳統(tǒng)的DDS模塊加以改進，將存放波形量化表的ROM替換成可以改寫的RAM，通過更換RAM中不同的波形量化表，實現(xiàn)不同波形的輸出。波形量化表的更換可以借助PC機上的Matlab等高級語言程序得到波形抽樣值，通過串口通信將值寫入RAM中[11]。在本信號源系統(tǒng)中，預(yù)存了三角波、正弦波等典型信號的波形量化表，基本上可以滿足一般雷達校準信號的產(chǎn)生需求。波形發(fā)生模塊軟件設(shè)計原理圖如圖5所示。

3 測試結(jié)果分析

下面對本文設(shè)計的極化雷達校準信號源進行功能測試。利用該系統(tǒng)產(chǎn)生一個中心頻率為20 MHz，帶寬為20 MHz，脈寬為10 μs， 脈沖重復(fù)頻率為20 μs的線性調(diào)頻信號，使用示波器（Tektronix TDS3023B）觀察脈沖信號的時域波形，并在頻譜儀（安捷倫N9020A）上觀察本系統(tǒng)所產(chǎn)生的線性調(diào)頻脈沖信號的頻譜，如圖6所示。

經(jīng)測試，信號帶內(nèi)雜散優(yōu)于60 dB，帶外諧波抑制大于70 dB，相位噪聲優(yōu)于-75 dBc/Hz，能夠滿足實際工程中的應(yīng)用。

4 結(jié) 語

本文提出了一種基于FPGA的極化雷達校準信號源的設(shè)計方案，系統(tǒng)可以實現(xiàn)線性調(diào)頻、相位編碼等多種常用雷達信號，也可以產(chǎn)生用戶自定義的任意波形。試驗結(jié)果表明，信號源可以輸出雜散優(yōu)于60 dB，帶外諧波抑制大于70 dB的雷達校準信號，且雷達校準信號各種參數(shù)可通過主控計算機中的軟件靈活設(shè)置，使用方便，信號通用性強，能較好地滿足極化雷達標校的應(yīng)用。

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