基于AD9650的高速大動態范圍數據采集系統設計

摘 要： 在高雜波環境下工作的雷達系統要求大的瞬時動態范圍，才能實現對弱目標信號的錄取，迫切需要設計實現高動態范圍的高速數據采集系統。研究了ADC芯片選型、時鐘設計和前端電路設計對數據采集系統動態范圍的影響，基于AD9650設計實現了一個16 b，65 MSPS的高速數據采集系統，用于實現對高雜波環境下雷達回波信號的采集。

關鍵詞： 動態范圍； 時鐘抖動； 信噪比； 無雜散動態范圍； 有效位

中圖分類號： TN911.72?34 文獻標識碼： A 文章編號： 1004?373X（2013）19?0160?04

0 引 言

隨著數字信號處理技術的發展，越來越多的信號處理環節可以通過后端的軟件處理完成，但這反而使得電子設備對前端數據采集系統的要求不斷提高[1]。因為后端軟件的處理效果歸根結底依賴于數據中所包含的信息量，只有提高數據采集的動態性能，才能保障后端處理的效果。長期以來，在數據采集領域，高速大動態范圍ADC系統的設計與實現始終是研究的熱點。當雷達工作在高雜波的電磁環境中，探測對象的RCS或多普勒信息非常微弱時，就對設計實現高速大動態范圍數據采集系統提出了迫切的需求。

目前，國內對高速大動態范圍ADC數據采集系統設計主要依賴于芯片的指標而缺乏系統的研究和總結。本設計旨在通過優化系統設計，結合動態性能優越的模數轉換芯片，實現一個高速大動態范圍數據采集系統。

1 系統性能指標要求

本系統需完成的主要功能為：雷達同步控制；中頻數據采集，數字正交解調；信號預處理。同時為了降低便攜設備的功耗，預處理器擬采用低功耗處理器。由于要求動態范圍大，中頻采集需采用高精度的數據采集芯片，設計為2個通道，要求單通道量化位數不小于14 b，有效位數不小于12 b，輸入信號范圍2 Vp?p，且滿足低功耗要求。

2 關鍵技術

如何保證大動態范圍是設計中的關鍵點，同時也是難點所在，設計中從如下幾方面進行考慮。

2.1 ADC芯片的選型

為了獲得高速度、大動態范圍，數據采集系統對ADC的速度和量化精度的要求越來越高，而ADC的速度和量化精度與其結構緊密相關。

目前常用的高速ADC類型主要有快閃型和流水線型[2]。快閃型ADC由于采用了全并行結構，具有超高速、寬輸入帶寬的優點，但其硬件規模隨分辨率的增加呈指數增長，分辨率一般為4～8位，且存在高功耗、高成本、“閃爍碼”等問題，將它應用于數據采集系統將會造成分辨率低、成本高、能耗大等弊端。而流水線型ADC具有較高的分辨率，量化位數一般為12～16位，較高的采樣速率，一般為1～250 MSPS。流水線型ADC 將ADC與DAC結合，采用多級流水結構，解決了快閃式ADC無法達到較高分辨率的缺點，同時兼顧了快閃式ADC的轉換速度。因此，本文選擇流水線型結構的ADC芯片來實現高速大動態范圍數據采集系統設計。

本文選擇了AD公司的AD9650系列芯片。AD9650是一款雙通道、16位流水線結構模數轉換器，為解決高頻（最大300 MHz）、大動態范圍信號的數字化而設計[3]。它具有集成ADC采樣保持輸入、可選擇片上Dither模式、集成輸入時鐘1～8分頻等諸多特點。AD9650輸出信號模式可選擇，默認輸出為1.8 V CMOS，通過3線SPI接口，可配置工作模式，實現輸出1.8 V電平的LVDS數字信號。它具有靈活的掉電選項、采用1.8 V單電壓供電，提供了重要的節能特性。片上Dither選項能夠提高低電平模擬輸入的無雜散動態范圍（Spurious Free Dynamic Range，SFDR）。AD9650的主要性能指標見表1。

2.2 系統采樣時鐘性能

ADC芯片受時鐘控制進行采樣，時鐘質量對采樣精度影響大，制約著系統所能達到的有效位。系統時鐘主要性能指標包括時鐘抖動和相位噪聲。下面分別討論兩個指標對采樣系統的影響。

時鐘抖動表征了模擬輸入實際采樣時采樣時間的不確定性。由于抖動會降低寬帶ADC的噪聲性能，因此，ADC噪聲性能的下降將反映出時鐘抖動情況[4?5]。與系統信噪比（Signal?to?Noise Rate，SNR）邊界值（單位：dB）之間存在的關系如式（1）所示：

[SNR=-20lg2πfanalogtjitter RMS] （1）

式中：fanalog表示模擬輸入頻率；tjitter表示時鐘抖動，整理公式（1）得：

[tjitter RMS=10-SNR202πfanalog] （2）

ADC有效位數（Effect Number of Bit，ENOB）與SNR的關系：

[ENOB=SNR-1.766.02] （3）

由式（1）和式（3）可得系統有效位數與模擬輸入頻率及系統時鐘抖動的關系圖，如圖1所示。忽略其他因素，僅考慮時鐘抖動對ADC性能的影響，由式（1）可知，若要對20 MHz的中頻信號進行采樣，同時保證74 dB以上的SNR，則要求時鐘抖動最大為1.588 ps RMS。且ADC電路的時鐘抖動（tjitter）與采樣時鐘抖動（tjitter_clk）和ADC器件自身孔徑抖動（tjitter_adc）之間存在如下關系：

[tjitter=t2jitter_clk+t2jitter_adc] （4）

若ADC器件孔徑抖動為0.5 ps RMS，則采樣時鐘抖動應小于[1.5882-0.52]=1.507 ps RMS。

另外，采樣時鐘的相位噪聲對ADC性能有著重要影響。若采樣過程用單位圓來表示，則每通過一次零相位，ADC進行一次采樣。采樣時鐘上的噪聲將對相應矢量的頂點位置進行調制，從而改變發生過零的位置，造成采樣過程提前或編碼過程延遲。而采樣時鐘上的噪聲矢量可能是相位噪聲所導致的。如圖2所示。

圖2中，理想情況下時鐘信號應為單譜線。然而，受電源噪聲、時鐘抖動等因素影響，頻域中存在大量能量分布在理想頻率附近，代表相位噪聲的能量。由于相位噪聲往往可能擴展至極高頻率，所以，它會使ADC的性能下降[6]。采樣過程實質是一個采樣時鐘與模擬輸入信號的頻域卷積過程，這個卷積過程在整個頻譜域有效，同時在微觀上也同樣有效。因而，圖2所示的時鐘頻率周圍集中的相位噪聲也將與模擬輸入進行卷積，造成輸出的數字信號頻譜失真。

采樣時鐘相位噪聲通常以單邊帶相位噪聲來衡量，即[6]：

[L（fn）=1 Hz帶寬內相位噪聲功率載波總功率 dBc/Hz] （5）

由此可以計算出采樣時鐘相位噪聲，作為系統設計的依據。

在本系統中，為保證時鐘特性，時鐘源由高精度晶振提供，時鐘抖動控制在1.2 ps RMS以內，相位基底噪聲為-165 dBc/Hz。板上時鐘轉換選用AD公司的AD9513，其附加的時鐘抖動為300 fs，輸出的時鐘信號性能滿足要求。它實現對單路時鐘轉兩路LVDS信號，給AD9650提供采樣時鐘，同時給FPGA提供同步控制時鐘。圖3給出了時鐘電路設計原理圖。

2.3 前端電路設計

ADC前端電路主要完成對模擬輸入幅度、信號形式的調整。它采用交流耦合方式，通過差分放大器，實現對信號幅度調整，同時實現單端輸入信號轉差分信號[7]。并且，通過后續的濾波器實現信號的濾波。其結構如圖4所示。

雖然差分運放是有源器件，使用中會消耗功率，且產生噪聲，但它的性能限制比變壓器少，可以在必須保留直流電平時應用，而且放大器增益設置簡單靈活，且通帶范圍內提供平坦的響應，而沒有由于變壓器寄生交互作用引起的紋波。

作為ADC驅動放大器，其在系統中發揮著以下幾個重要作用：

（1）隔離信號源并為ADC的輸入提供低阻抗驅動。因為ADC輸入阻抗可能是信號相關的，并且在實際轉換過程中，輸入還可能產生瞬態負載電流，所以低阻抗交直流驅動源是非常重要的。高頻情況下，低源阻抗可以使這些因素產生的誤差最小化。

（2）驅動放大器提供了必要的增益和電平轉換，使信號匹配到ADC輸入電壓范圍。

當然，如果ADC輸入常處于高阻態且無瞬態負載，除非對增益和電平轉換有要求，否則不要使用緩沖放大器。

ADC的[SN+D]（信號噪聲失真比）是決定驅動放大器的關鍵因素。如果在目標頻率范圍內，驅動放大器的[THD]（總諧波失真加性噪聲）總是優于ADC的[SN+D]值6～10 dB，那么所有由放大器造成的[SN+D]降低將相應限制在接近[8]0.5～1 dB。

利用ADI公司提供的ADI DiffAmp Calculator軟件可得到前端電路仿真圖，如圖5所示。由文獻[3]可知在輸入信號為15 MHz時， AD9650的[SN+D]為82 dB，而圖5中AD8139的[THD]為88 dB，滿足上述要求。綜合考慮增益及通帶內響應及輸入阻抗等因素，前端電路采用ADI公司的差分運放AD8139。

3 系統結構及工作原理

3.1 系統結構

根據系統要求，設計的高速大動態范圍ADC數據采集系統，結構如圖6所示，主要包括模數轉換模塊、數字信號預處理模塊、數據傳輸模塊和嵌入式單板機等。

模數轉換模塊是信號采集系統最重要的組成部分。它主要包括ADC、前端電路和時鐘電路等。主要完成的功能是實現對模擬中頻輸入信號的數字化，以用于后續的數字信號處理。

數字信號預處理模塊采用較為成熟的FPGA+DSP[9]結構，主要實現對數字信號的FFT、數字正交解調等，同時實現對原始數據傳輸。信號預處理主要在DSP中完成，而FPGA內部搭建兩個FIFO來實現數據傳輸，同時完成對收發單元等的控制功能。FPGA采用Xilinx的低功耗高性能產品Spartan6，DSP采用Analog Device公司的低功耗DSP產品ADSP21479。

數據傳輸模塊采用Cypress公司的CY7C68014，通過USB接口完成由FPGA向嵌入式單板機的數據傳輸。嵌入式單板機具備各種符合計算機協議的數據接口，包括與電子硬盤的存儲接口，與上位機的網絡通信接口，以及與預處理卡的USB通信接口。

數據采集系統硬件電路實物，如圖7所示。系統分成兩塊電路板，即模擬ADC板和FPGA+DSP數字板，兩者通過PMC插件連接。

3.2 工作原理

數據采集系統的工作原理是：首先，模擬中頻輸入信號經過模擬前端電路調整后，實現濾波、單端轉差分等。然后，信號輸入ADC，加載采樣時鐘后，ADC將模擬信號轉換為數字信號，并通過PMC接口傳輸到數字信號預處理模塊。最后，預處理模塊可將原始回波數據直接發送到嵌入式單板機，也可以將波形合成后的數據發送到單板機。數據傳輸方式采用USB 2.0接口，使用Slave FIFO方式傳輸數據[10]。嵌入式單板機通過串口與預處理卡通信，控制工作模式的設置。

4 結 語

本文研究了影響數據采集系統動態范圍的關鍵因素，給出了在采集系統設計時選擇芯片、設計時鐘和前端電路的依據，以此為基礎提出了一種高速數據采集系統的設計方案。論證分析表明，該設計方案能夠滿足雷達數據采集系統高速大動態范圍的要求。下一步工作將圍繞系統的SNR、SFDR、ENOB等主要性能指標的測試及測試新方法研究來開展。

參考文獻

[1] 陳曾平，劉平，馬云.電路設計基礎與專用系統構成[M].北京：科學出版社，2006.

[2] 土玉永，曾云，金湘亮，等.模數轉換技術及其發展趨勢[J].半導體技術，2003，28（8）：7?10.

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[4] 張俊杰，章鳳麟，葉家駿.高速數據采集系統設計[J].計算機工程，2009，35（1）：207?209.

[5] Analog Devices Inc. Analog?to?digital converter clock optimization： a test engineering perspective [EB/OL].[2008?02?02]. http：//www.analog.com.

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[8] Analog Devices Inc. Amplifier applications guide [EB/OL]. [1992?05?20]. http： // www. Analog.com.

[9] 李木飛.中頻采樣數字信號處理實現技術[D].哈爾濱：哈爾濱工業大學，2008.

[10] 趙樂森.基于FPGA與USB 2.0的數據采集與實時處理系統的設計與實現[D].青島：中國海洋大學，2012.