高阻襯底CMOS 外延工藝研究

劉 旸，唐 冬，孔 明

(中國電子科技集團公司第四十七研究所，沈陽 110032)

1 引言

采用N 型襯底，準雙阱工藝的CMOS 電路在工作時N 型襯底接高電位，P 阱接低電位。而研究中的CMOS 電路需要在部分P 阱接高電位，屬于多電位電路。為了滿足這一要求，需采用外延片做隔離的方式，形成隔離島滿足部分P 阱接高電位的需求，避免其對整個電路造成影響。

2 工藝結構

外延MOS 結構在MOS 工藝中是一種常用的結構，采用的外延結構為同型的低阻襯底、高阻外延。這種結構可以降低α 粒子輻照引起的軟失效率，提高電路速度，解決CMOS 電路的閂鎖問題，提高少子壽命。在VDMOS、BiCMOS 工藝中都已得到廣泛應用。而本次研究中討論的CMOS 外延工藝只是為了滿足CMOSIC 中多電位電路的電位需求，因此選用了在P 型高阻襯底上做N 型高阻外延的外延結構。

由于本研究中的電路屬于CMOS 工藝，不需要在外延下做埋層，且埋層會在外延生長過程中帶來層錯等缺陷，還易與外延產生過渡區，不僅會影響襯底的電阻，還會將過渡區形成的高低結引入電場。因此本電路中沒有埋層工藝，工藝結構如圖1 所示。

圖1 外延結構

3 工藝試驗

為了與常規CMOS 工藝兼容，選用了電阻率為(3－6)Ω·cm的外延層。由于外延層厚度必須大于P 阱結深與固定的P 阱與外延層擊穿電壓下的勢壘區寬度之和，即:

已知P 阱結深xj＜4μm，需計算。通過帶埋層的外延層穿通電壓公式:

3.1 具體實驗內容

具體實驗方法是在外延片上進行隔離及P 阱的光刻、注入。通過改變注入劑量和推結時間調整合適的工藝條件。實驗步驟如圖2 所示。

圖2 實驗步驟

3.2 實驗過程

(1)首先選取外延厚度為6μm－7μm的外延片，在表面進行劑量為1.5E13的硼注入。推結時間為4 小時時就已經隔離透，注入區與襯底已呈電阻特性，隔離島間擊穿電壓為40V。將試驗片進行磨結、染色，隔離區結深為3.6μm。在外延厚度為6μm－7μm的情況下，這個結果是不可能產生的。因此，對外延片進行了測試。

通過廠家給定的電阻率用四探針測試，外延層厚度為6μm－7μm的外延片，實測外延層厚度為3.46μm，符合實驗結果。但這個外延厚度遠達不到工藝要求。通過分析，應該是N、P 型高阻之間存在過寬的空間電荷區，造成有效外延層厚度偏薄。為此，將外延層厚度增加為8μm－9μm，重新進行實驗。

(2)將外延厚度為8.98μm的外延片，在表面進行劑量為1.5E13的硼注入。推結時間為4 小時。推結后測試，注入區與襯底呈電阻特性，隔離島間擊穿電壓為40V。該片已隔透。

由于外延層厚度雖然增加，但在同樣的實驗條件下，其隔離特性卻未發生變化，這種情況并不合理。因此更換了外延供應商，并將外延層厚度要求改為有效外延層厚度為7μm－8μm的外延片。實際外延片的外延層厚度為10.45μm。

(3)外延厚度為10μm 以上的外延片，硼注入劑量為1.5E13，阱推時間4 小時時未隔離透，注入區與襯底間擊穿電壓為100V 以上。補推9 小時后，仍未隔透，注入區與襯底間擊穿電壓為25V 以上。將該片進行磨結、染色，其注入區推進深度為6.9μm。

(4)外延厚度為10μm 以上的外延片，將硼注入劑量更改為5E13，進行12 小時阱推，注入區與襯底呈電阻特性，該片隔離透。將該片進行磨結、染色，其注入區推進深度為7.8μm。

通過這(3)、(4)兩次實驗的結果可以推測，外延厚度為10μm 以上的外延片的有效外延厚度滿足7μm－8μm的預期，其實驗結果證明此種厚度的外延片可以滿足常規CMOS 工藝要求，且其隔離工藝可以與CMOS 工藝兼容。

具體注入劑量及阱推時間如下:

表1 外延實驗內容

(5)為了確定隔離區橫向擴展寬度，進一步確定設計規則，將(4)步實驗進行模擬以確定隔離區橫向擴展寬度。

根據圖3 結果，最終確定10.45μm 外延層厚度的試驗片在隔離透的情況下，橫向擴展為6.2μm。

4 結束語

通過對高阻襯底、高阻外延CMOS 工藝的研究發現，同型的高阻外延層與襯底間雖不存在雜質上反形成的過渡區，但卻存在過大的空間電荷區。通過這次實驗，確定了CMOS 外延工藝中有效外延層厚度的選擇方法，為今后開展多電位、準雙阱CMOS電路的研究打下基礎。

圖3 隔離注入工藝模擬結果

本工作得到了陳桂梅教授及主持測試、模擬工作的各位同仁的關心和支持，在此謹致謝意。

［1］孫膺九.MOS 硅外延技術［J］.電子科學技術，1982(1):50－52.

［2］李養賢，鞠玉林.P ＜100 ＞Si 襯底晶向偏離度對外延埋層圖形畸變的影響［J］.半導體學報，，17(4):241－244.