高速多通道數據采集系統的時鐘同步設計

邱桂芬，朱擁建

（上海微波設備研究所，上海201802）

0 引 言

隨著雷達、通信技術的進步，信號朝著密集化、復雜化的方向發展，電磁環境日趨復雜，而且占用的頻譜越來越寬。采用高速多通道數據采集系統對接收信號進行參數估計、測量已成為目前常用的技術手段之一。

與單通道高速數據采集相比，多通道高速數據采集的最大不同之處在于其時鐘電路。單通道數據采集不存在同步的問題，而多通道數據采集則必須保證每個模數轉換器（ADC）采樣時鐘的同步性，否則如果采樣時鐘的相位有偏差則最后反映到不同通道間的數據存在一定的相位誤差。

1 系統需求

本系統要求能夠對4路中心頻率為400MHz、帶寬為200MHz的中頻信號進行同步采集，系統的采樣頻率為550MHz。通道間的相位一致性要求小于2°，幅度一致性要求小于0.5dB。

2 方案設計

時鐘信號質量是決定采集系統性能的關鍵，也是高速多通道數據同步采集的難點，設計時需要精心考慮［1］。反映時鐘質量的指標主要有2個：相位噪聲和相位抖動。在高速、高分辨率的ADC電路中，采樣時鐘的微小抖動將大大降低ADC轉換器的信噪比，使其有效位數減小，從而影響多路ADC的同步采集。

由于4路ADC采樣時鐘高達550MHz，為了實現4片ADC的同時采樣，設計中對4路采樣時鐘的頻率、相位、占空比、抖動等都有很高的要求。為了減小時鐘相位的抖動和采樣時鐘的偏移，在時鐘同步的設計上采取了一系列的措施［2］。

時鐘同步電路原理框圖如圖1所示。時鐘信號經單端轉差分芯片后進入時鐘分配芯片，再經4片可編程時鐘延時芯片調整后作為4路ADC的采樣時鐘。

圖1 時鐘同步電路原理框圖

圖2 差分饋入和單端饋入方式下的擺動時間與均方根抖動的關系

3 電路設計

3.1 單端轉差分電路設計

ADC的時鐘信號饋入方式一般有單端和差分2種，圖2為2種饋入方式下擺動時間與均方根抖動的關系。

差分饋入方式的優點是可以提高時鐘信號的轉換速率，降低ADC的孔徑抖動，從而提高ADC的信噪比，不過電路要復雜一些。為提高系統性能，ADC的采樣時鐘選用差分饋入方式，單端轉差分芯片選用美信公司的MAX9321BEUA，外圍電路圖如圖3所示。

圖3 單端轉差分電路圖

設計中需要注意的是MAX9321BEUA的輸出為低電壓偽發射極耦合邏輯（LVPECL）電平，輸出端一定要下拉1個電阻到地，否則沒有輸出。后續的電阻網絡是電平匹配網絡，可根據具體設計需要做相應的調整。

3.2 時鐘分配電路設計

要實現4路ADC同時采樣，每路ADC的時鐘必須是由同一個時鐘源產生，因此需要一個時鐘分配芯片提供多個時鐘副本。

在本設計中時鐘分配芯片采用安森美公司的MC100EP111，這是一款低抖動的非鎖相環結構的1：10信號扇出緩沖器，該芯片具有如下優點：

（1）2∶1差分輸入選擇器；

（2）附加抖動在0.5GHz內小于0.2ps；

為加大部門聯合執法力度，廣東省水利廳和廣東省公安廳聯合印發了《廣東省水行政主管部門與公安機關執法協作規定》，初步形成了水利與公安聯合執法機制，并在省政法委的領導下，積極參與行政執法與刑事司法銜接信息共享平臺建設，作為成員單位錄入了行政執法基礎信息，按規定做好“兩法銜接”工作。此外，廣東省水利廳與廣東省環保廳聯合發文，在東江的惠州、東莞兩市先行先試，逐步推動水利和環保建立聯合執法機制，不斷提高水政執法效能。

（3）器件的最高工作頻率高于3GHz；

（4）典型的器件抖動85ps；

（5）通道間的歪斜小于20ps。

該電路連接方式如圖4所示。CLKINP、CLKINN這一對時鐘輸入為外部時鐘輸入，PCLKP、PCLKN為晶振所產生的內部時鐘輸入，設計中通過調整（置高或置低）管腳CLK＿SEL來選擇內外時鐘。

圖4 時鐘分配電路圖

3.3 時鐘延時電路

理想的時鐘分配輸出信號應該完全同相，但實際上由于時鐘分配器件是一個非理想器件，因此其輸出的時鐘存在一定程度的歪斜和附加的時鐘抖動［3］。為了校準器件、制板和焊接等因素引入的時鐘誤差，在時鐘分配電路后加入了一級可編程時鐘延時芯片［4］。在本設計中選用了安森美公司的MC100EP195，這是一款可編程延遲芯片（PDC），主要用于時鐘去扭曲和延時調整。該款芯片有如下優點：

（1）2.0ns最壞情況延遲范圍；

（2）10ps／Delay步進分辨率；

（4）1.0GHz的帶寬。

該電路連接方式如圖5所示。可通過撥動開關S15和S16改變輸入端D［10..0］的電平值，從而調整各路時鐘的時延。輸入端D［10..0］電平與延時量的對應關系如表1。

實際工作時通過撥動開關S15和S16調整芯片的輸入端D［9..0］來實現。延時情況如表1所示。

表1 輸入端D［9..0］電平與延時量對應關系表

4 布局布線

高速數據采集系統中的時鐘同步電路對器件布局和布線有較高要求，在設計中應主要注意以下幾方面：

（1）AD時鐘線布局時不要太靠近其他高速數字源，否則會造成時鐘線上的抖動，也不要布在其他模擬區，否則會增加其他模擬區上的噪聲；

（2）時鐘分配芯片的4路輸出要等長設計，本設計中，其長度差不應超過76.2μm，經時鐘延時芯片后進入ADC的4路時鐘線長度差也不應超過76.2μm；

（3）時鐘信號的布線要短而粗，進入ADC的時鐘走線越短越好，應盡量將時鐘源緊靠ADC，以保證同一時刻4路ADC芯片時鐘輸入端的相位關系，具體實現可通過走蛇形線來滿足時鐘一致性。

圖5 時鐘延時電路圖

5 測試結果

本時鐘同步電路在系統中的應用原理如圖6。時鐘信號經時鐘同步電路后，分成4路分別作為4路ADC時鐘輸入，基于此設計可實現4路ADC的同步采集。經測試，4路通道間的幅度一致性優于0.5dB，相位一致性小于2°，滿足系統使用要求。

圖6 時鐘同步電路應用原理圖

6 結束語

本文所述的時鐘同步電路已成功應用于工程項目中，并已通過技術鑒定與設計定型。目前高速多通道數據采集技術仍在不斷發展中，在多通道同步方面，若能進一步降低時鐘的抖動，通道間的一致性會更好。

［1］張雪萍，童子權，任麗軍.高速采集系統中時鐘的設計［J］.國外電子測量技術，2006（9）：25－9.

［2］童子權.1GHz高速數據采集時鐘系統的設計［J］.哈爾濱理工大學學報，2007（6）：12－3.

［3］張福洪，楊小梅，欒慎吉.基于AD9516的寬帶高動態數字中頻系統采樣時鐘設計與應用［J］.電子器件，2009（12）：32－6.

［4］王和國，張玉靜，劉書明.基于AD9516的高速四通道時間交叉采樣時鐘的設計［J］.國外電子元器件，2008（6）：7－9.