基于DDS芯片的相位相關雙通道信號源設計*

劉春梅，鄒傳云，曹 文，胥 磊

（西南科技大學 信息工程學院，四川 綿陽 621010）

在激光干涉、激光相干合成、雷達跟蹤、自動檢測與控制等應用場合常需要雙路同頻相位差可調的相干信號輸出的信號源，目前市場上成熟的雙通道信號源多為非相關結構[1-2]，其兩路輸出波形不相干，無法準確設定兩路信號的固定相位差。本文采用兩片直接數字頻率合成(DDS)芯片實現雙路信號的頻率合成，采用高速FPGA可編程器件實現邏輯控制，通過控制方式實現了一種同頻相位差可調節的雙通道信號發生器。同時，兩通道也可以獨立使用，實現任意信號的調頻、調幅及調相功能。

1 系統方案設計

本文設計的任意相位相關雙通道信號源的原理框圖如圖1所示。

圖1 信號源原理框圖

信號發生器由4×4鍵盤、外部 50 MHz晶振電路、FPGA邏輯控制、頻率合成器件、低通濾波器等單元組成。FPGA是進程控制和任務調度的核心。系統上電后，FPGA檢測按鍵設定值，分別給兩片頻率合成芯片AD9854送入相應的頻率控制字、相位控制字和幅值控制字，在FPGA精確的時序控制下使其分別輸出一定頻率、相位和幅值的正弦波信號，再經低通濾波器后輸出平滑的正弦波。利用AD9854內置的高速比較器及外圍信號調理電路，正弦信號也可轉換為方波和三角波信號輸出。

2 各功能模塊設計

2.1 DDS波形產生模塊

系統選用的DDS芯片為AD9854，它是一款高性能可編程的波形發生器，能夠產生高穩定的頻率、相位、幅值可編程的正弦信號和余弦信號輸出。該芯片允許產生頻率最高達150 MHz的同步正交輸出信號，具有48 bit頻率分辨率和兩個14 bit相位寄存器，調諧分辨率可達1 μHz，相位分辨率可達0.022°。 它還有兩個 12 bit數字正交可編程幅度調制器，具有通斷整形鍵控功能，可實現可控方波的輸出。AD9854內部含有可編程控制的時鐘乘法器，300 MHz系統時鐘可由外部低頻基準時鐘進行4～20整數倍頻得到。

該器件可與各種主流控制器接口，AD9854與FPGA的接口圖如圖2所示。其中SCLK_1和SCLK_2為串行時鐘輸入端，由外部50 MHz晶振電路提供，經6倍頻后可獲得系統的300 MHz時鐘；FqUd_1和FqUd_2是FPGA發送給AD9854的頻率字、相位字更新信號；Data_1和Data_2是 8 bit數據輸入端；Wclk_1和 Wclk_2是字裝入信號，每來一個上升沿，對應的AD9854將寫入一個字節；RSTn為系統的復位按鍵輸入；Rest_1和Rest_2分別為兩片AD9854的復位控制信號。

圖2 AD9854與FPGA的接口圖

采用兩片DDS器件實現兩路同頻且相位差可調的相關信號。要獲得精確的相位差，必須保證兩路信號輸出同步，即使很小的相位延時也將導致相位差計算不準確。因此，在設計時應該滿足以下條件[3]：(1)輸入到兩片AD9854的參考時鐘必需一致，本設計中兩片AD9854的參考時鐘采用與FPGA相同的由外部晶振提供的50 MHz高精度時鐘信號。另外，在設計PCB板時，晶振輸出端到兩片AD9854參考時鐘端距離應盡量相等，可避免電路布線對時鐘同步的影響；(2)頻率控制字和相位控制字送到AD9854的數據寄存器后，還必須由FPGA送入一個更新時鐘后才能將數據送到頻率寄存器和相位累加器進行處理，因此在設計FPGA時序時，必需保證兩路更新時鐘信號同步。另外，寫數據與更新時鐘之間必需具有足夠的延時，才能保證AD9854有正確的信號輸出。

AD9854的相位輸出是連續的，每一次的相位控制字變化都會在原有相位的基礎上進行加減。因此，在每次輸出相干波形之前，要求對兩片AD9854進行復位或重新設置初始值,以保證兩路輸出信號初始相位已知。當新的數據送到相位累加器后，可根據它們的相位控制字計算兩路信號的相位差。

在具體編程控制中，可采用以下簡化方法進行處理：固定其中一路信號（A信號）的相位，可通過調整另一路信號（B信號）的相位控制字來設定兩路信號的相位差。相位控制字由FPGA先寫入兩片AD9854的緩存寄存器中緩存；經過一定時延后，FPGA發送更新命令將兩路信號的相位字和頻率字同時更新并寄存在AD9854的相位寄存器和頻率寄存器中；最后，由FPGA通過兩路信號的相位控制字計算相位差，如滿足要求，則確定兩路信號輸出，否則重新設定B信號相位字。其控制流程圖如圖3所示，其中圖3(a)為A信號的流程圖，圖3(b)為B信號的流程圖。

圖3 AD9854控制流程圖

2.2 控制模塊

FPGA邏輯控制是實現雙路信號同頻相位差可調的核心，共有3項任務：接收鍵盤的命令；配置AD9854實現波形輸出；通過相差檢測技術實現雙路信號相位差精確控制。本設計FPGA選用Cyclone II系列的EP2C8。EP2C8器件提供了全局時鐘網和具有片內、片外能力的PLL，可實現完整的系統時鐘管理；經優化后可實現最小的延時偏移，為器件內的所有資源提供精確的時鐘和復位信號。另外，EP2C8器件包括嵌入式18×18 bit乘法器，可輕松完成兩路信號的相差檢測。

FPGA邏輯設計的重點在于對兩片AD9854的時序控制。同時，寫時序時要注意控制命令的順序及命令之間的合理延時。在QuartusⅡ中完成的AD9854時序仿真圖如圖4所示，圖中模擬了兩個輸入按鍵。其中KEY[0]代表相位增加按鍵，每按一次相位控制字加1；KEY[1]代表同步更新按鍵，每次相位字改變后需按一次KEY[1]鍵才能同步更新輸出。FPGA邏輯設計的具體步驟為：

第一步，初始化。在第 50 μs時，RSTn由低電平變高電平，系統開始工作；延時一段時間后，同時給兩片AD9854提供一個復位信號 (在圖4中第 150 μs附近的Rest_1和 Rest_2)；復位完成后，在參考時鐘控制下通過 Data_1和Data_2端子同時對兩片AD9854寫入初始相位控制字；延時一段時間再寫入頻率控制字，啟動FqUd_1和FqUd_2命令更新芯片的相位和頻率。

第二步，調節相位差。頻率始終保持不變，固定第二片AD9854_2的相位字；通過 KEY[0]和 KEY[1]按鍵調整第一片 AD9854_1的相位控制字，在 400 μs、770 μs 和1.2 ms附近分別進行設定。Data_1的相位數據隨之發生變化，而Data_2的相位數據不變。由于Data_2的初始值已知，可根據Data_1相位控制字的變化計算兩路信號的相位差。

從圖4中也可以看出，FPGA在控制兩片AD9854時，時序設置非常重要，故要求控制信號必需同步，即使較小的延時也將導致結果不準確。

2.3 低通濾波電路

頻率穩定性是信號源的一個比較重要的指標。AD9854器件輸出信號的頻率理論上最高可達150 MHz，因此低通濾波器的截止頻率要求至少150 MHz。低通濾波器的濾波特性的優劣對輸出信號的性能有著重要的影響。

濾波器一般分為有源和無源兩類。由于有源濾波器主要用于低頻場合且開環增益和頻帶都不夠高，因此本文采用無源低通濾波器。通過比較切比雪夫、巴特沃斯和橢圓濾波器[4]的優劣,最終選擇七階橢圓濾波器。七階橢圓濾波器設計指標如下：3 dB時截至頻率為150 MHz，通帶文波系數小于0.3 dB，阻帶起始頻率為165 MHz，阻帶衰減為60 dB。根據濾波器的階數及參數指標，通過查表可獲得電路中各元件的歸一化參數。其電路如圖5所示，它可獲得極為陡峭的衰減特性曲線，且輸出正弦波較為平滑。

3 實驗測試與結果分析

在測試過程中，保持CH2通道的信號相位不變（相位控制字設為 0），CH1通道的信號相位先被復位后在相位控制鍵的控制下進行改變，其相位控制字即為對應兩路信號的相位差。圖6為相位差分別設定為56.25°和45°時信號源輸出的實測正弦波形（采用TDS1012B示波器進行顯示）。

測試結果表明，系統能輸出穩定、無失真的同頻雙路信號，且相位差與設定值完全一致，滿足設計要求。

本文采用直接數字頻率合成技術設計了雙通道相位關系可調的信號發生器。通過FPGA的實時控制,可靈活調節兩路輸出信號的頻率、幅值和相位差等參數。該信號源可作為測試設備系統自檢時的模擬信號輸入，也可通過增加外圍調理電路輸出方波及三角波信號；可雙通道信號相干使用，也可分別單獨使用，運用范圍較廣。

[1]張美仙，王紅亮，于海飛.基于DDS芯片的信號源設計[J].儀器儀表與傳感器，2010(9)：54-56.

[2]游麗萍，黃建國，李力.基于 FPGA和 AD9951的可編程信號源[J].儀表技術與傳感器，2008(4)：62-64.

[3]王艷林，李東，劉桂禮.相位差可調的雙通道信號發生器的設計[J].電子技術應用，2004，30(8)：40-42.

[4]劉抒珍，童子權，任麗軍，等.DDS波形合成技術中低通

橢圓濾波器的設計[J].哈爾濱理工大學學報，2004，9(5)：22-24.