基于OFDM技術的電力線通信系統DSP+FPGA軟硬件設計與實現

白 凱

（西安職業技術學院，陜西 西安,710077）

0 引言

電力線載波通信PLC(Power Line Communication)是利用中低壓電力網絡作為數字信息傳輸媒介的一種有線通信方式。PLC技術利用覆蓋范圍最為廣泛的電力線網絡資源，建設速度快、投資少、無需布新線、室內無死角，用戶通過室內遍布的每一個插座都可以高速上網，具備了其它接入方式所不具備的優勢，成為了國內外信息接入技術研究的熱點。

近年來PLC技術發展十分迅速，尤其是新一代高速電力線通信的異軍突起，使得用戶室內高速數據傳輸等需求可以通過電力線通信來實現。高速電力線通信技術不僅僅涉及通信中的調制解調技術和編譯碼技術本身，還受到低壓電網中的電力線信道特性和電力線噪聲甚至網絡結構的影響。因此要實現高速、可靠的寬帶電力線通信，研究適合電力線信道特性的調制解調、編譯碼等通信技術有積極的意義。而OFDM技術抵抗信道畸變的能力強，可以通過自適應調制來高效利用信道提高信道利用率，且傳輸容量較大。本文利用高速數字信號處理器搭建基于OFDM通信技術的硬件平臺，并驗證了OFDM通信中的關鍵技術，為寬帶電力線通信的應用提供了有益的參考。

1 電力線通信系統硬件設計

電力線通信硬件系統可分為發送設備和接收設備兩大部分。在發送端，首先由信號處理板產生OFDM數據，然后經過數模轉換發送到放大器，放大器AD8260的大電流通道對輸入的OFDM信號進行放大，其峰峰值電壓輸出范圍為，放大后的信號經過保護模塊和寬帶耦合器耦合到低壓電力線信道；在接收端，高頻信號通過耦合器，并經放大器的可變增益通道將接收信號峰值調整到正負2伏以下，然后經采樣板模數轉換后送到數字信號處理板進行解調和譯碼；同時，接收信號會經過Jtag接口傳輸到計算機中進行各種編碼調制算法驗證和系統性能分析。

1.1 數字信號處理板的設計

數字信號處理板的設計主要基于TI公司的TMS320C6713B DSP芯片和ALTERA CycloneII EP2C70F672C8 FPGA芯片。TMS320C6713B屬于高速浮點型數字信號，主頻200MHz，指令處理能力達1600MIPS，具有強大的通用信號處理能力；EP2C70F672C8門數資源非常豐富，可滿足目前絕大多數的信號處理硬件編程和控制。DSP的外圍配置包括：1片×64Mb 16位總線FLASH芯片，用于存儲DSP運行代碼和大量用戶非易失性數據；1片×128Mb 32位總線SDRAM，用于擴展DSP外部存儲器資源。FPGA的外圍配置包括2片×2/4/8Mb 16位總線SRAM，用于擴展FPGA外部存儲器資源，可做為數據采集乒乓存儲使用。

寬帶電力線通信系統的功能主要由DSP芯片和FPGA芯片完成，它們的工作區域劃分如圖1所示。

1.2 放大器板的設計

放大器電路的核心芯片采用ADI公司推出的數字可編程可變增益放大器VGA (variable gain amplifier)-AD8260，它內置大電流驅動通路（發送端適用）和數字可編程可變增益放大通路（DGA，接收端適用）。接收通路由一個單端輸入前置放大器和一個線性分貝、差分輸出的DGA組成。接收器的信號-3dB衰減帶寬為230MHZ；大電流驅動器的小信號-3dB衰減帶寬為195MHz。大電流驅動器-放大器能夠提供±300 mA的電流。

1.3 寬帶耦合模塊的設計

本文使用相地耦合方式的寬帶耦合器，耦合器由高通濾波電路與隔離變壓器兩部分組成。高通濾波器截止頻率為10kHz，基本涵蓋了目前國內外主要的電力線標準中所適用的頻率范圍。隔離變壓器的變比為1:1，鐵芯采用Mn-Zn鐵氧體材料，其自身固有衰耗小于0.5dB。

2 電力線通信系統的軟件設計

軟件部分主要由發送和接收兩大部分組成，軟件開發平臺為 CCS3.1（用于 DSP開發）和 Quartus 2（用于 FPGA開發），分別采用C語言（用于DSP開發）和Verilog語言（用于FPGA開發）。下面主要討論關鍵模塊的軟件設計。

2.1 系統初始化

對于系統中DSP和FPGA芯片的初始化，較關鍵的有鎖相環PLL的配置初始化和外部存儲器接口EMIF的初始化。由于系統中FPGA的時鐘和A/D、D/A采樣板的時鐘都來自DSP6713的時鐘輸出，所以通過配置合適的倍頻與分頻倍數不但可以調整整個系統的工作頻率，而且可以通過改變采樣速率調整寬帶電力線通信系統工作頻帶。

DSP中PLL的配置主要是切換到旁路后對不同的分頻倍頻寄存器賦值完成，其主要工作由下述9個步驟完成：

*(int *)PLLCSR = 0x00000000;//步驟1, PLLEN=0,切換到旁路模式

asm(" nop 4 ");// 步驟2, 等待4個時鐘周期

*(int *)PLLCSR = 0x00000008;//步驟3, PLLRST=1,Reset PLL

*(int *)PLLDIV0= 0x00008000;//步驟4,Program PLLDIV0 (div=1),分頻

*(int *)PLLM= 0x00000005;//PLLM(mul=5),倍頻

*(i n t*)OSCDIV 1=0 x 00008009;//OSCDIV1 (div=10)

*(int *)PLLDIV2= 0x00008001;// 步驟 5, Program PLLDIV2 (div=2), set CLKOUT2 =97.5MHz

*(int *)PLLDIV1= 0x00008000;//Program PLLDIV1(div=1), set SCLK =195MHz

*(int*)PLLDIV3= 0x00008009;//Program PLLDIV3(div=10),set ECLKOUT =19.5MHz

*(int *)PLLDIV3= 0x00008002;//Program PLLDIV3(div=3),set ECLKOUT =65MHz

plldelay(100);// 步驟6, 等待 PLL to重啟

*(int *)PLLCSR = 0x00000000;// 步驟7,PLLRST=0,PLL 退出重啟

plldelay(10000);// 步驟8, 等待PLL鎖相

*(int *)PLLCSR = 0x00000001;//步驟9,PLLEN=1,使能PLL 新頻率

2.2 DSP與FPGA的通信模塊

DSP與FPGA之間的通信要求對兩個芯片同時編程，難點在于雖然兩塊芯片的時鐘工作在同樣的DSP主頻下，但是在高速工作頻率下芯片間頻率的相位差會導致在EMIF的通信出現偏差，在DSP下做相位的調整相對不易，所以主要的工作是在FPGA中完成的。首先介紹在DSP中的設計，以正弦波的發送和讀取為例子，在DSP中的程序流程圖如圖2所示。

DSP程序中需要的注意的是， EMIF總線對空間配置為32位尋址，輸出的地址需乘4操作4*Address，才能對地址進行尋址操作。

在FPGA中可以使用多種算法來實現和DSP的EMIF接口通信，高速采集與數據流處理。最簡單的是使用雙口RAM來實現，其優點是可變速率（降頻采樣）、地址直接譯碼、簡單總線仲裁。而多時鐘下芯片非穩態現象會使采樣波形出現毛刺。另一種方法是使用FIFO加欠采樣濾波，在EMIF通信中使用異步FIFO的優點是運行無非穩態現象， 并且數據長度可變， 最重要的是可以在數據存滿2048次樣點時才觸發DSP中斷，大大減少了DSP的處理負荷。但是對本文所討論的電力線通信系統，其缺點是同一時鐘下EMIF的速率極限與PLL分頻下限無交集。因此本文采用基于乒乓（ping-pong）算法的高速數據采集與數據流處理方法，以解決芯片間的延遲不同步問題。

圖1 芯片工作區域劃分示意圖

圖2 DSP中EMIF接口測試程序流程圖

3 結論

本文通過對物理層平臺的軟硬件設計，成功搭建了實驗平臺，使用雙核數字信號處理芯片，能夠高效的進行OFDM的點對點通信。

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