一種任意抽取數字下變頻器的設計

袁子喬 劉 翔

(西安電子工程研究所 西安 710100)

0 引言

數字下變頻(DDC)是雷達數字接收機的重要組成部分，它位于ADC采樣芯片之后，主要功能是:對采樣后的中頻回波信號進行混頻和濾波處理，將其變換至零中頻;對零中頻數據進行抽取及抗混疊濾波處理，從而降低數據速率以適應后端通用DSP器件對信號實時處理的要求。隨著芯片運算速度的提高，大型相控陣雷達采用數字波束形成(DBF)技術進行接收波束控制成為可能，而采用DBF技術，需要大量的采用ADC和DDC通道，因此，將處理過程相對簡單但運算量巨大的DDC模塊進行ASIC設計，對于降低相控陣雷達接收通道的成本，有著非常重要的作用。

雷達在不同的工作模式下，雷達發射信號的形式和濾波器的抽取率有所不同，需要設計不同頻率響應、階數和抽取率的低通濾波器，因此需要充分考慮不同抽取率下的低通濾波器，實現資源復用，造成了資源浪費。本文基于低通濾波法提出了任意抽取率數字下變頻器的架構，該數字下變頻器根據數字下變頻運算的特點，選取合適的濾波器階數和工作時鐘，使用相同的乘法器資源則可實現多抽取率的數字下變頻器，實現了不同模式下的乘法器資源復用，較大程度節約了乘法器資源。

1 低通濾波法實現DDC

圖1為低通濾波法實現DDC的原理框圖，輸入中頻信號x(t)的中心頻率為f0，帶寬為B，A/D采樣頻率為fs，經A/D采樣后，以數字信號x(n)的形式輸出。數字信號x(n)與正交的本振信號分別相乘，將信號分為I，Q兩路，兩路信號再經過低通濾波抽取后，得到正交雙通道信號I(n)和Q(n);兩路濾波器系數均為 h(n)［1］。

圖1 低通濾波法實現DDC的原理框圖

由于中頻信號中心頻率為f0，帶寬為 B，位于(fL，fH)之間，則A/D轉換器的采樣頻率fs需要滿足帶通采樣定理:，M=0，1，2，…;M 取能滿足fs≥2B的最大整數，則根據fs進行等間隔采樣所得到的采樣信號x(n)，就能準確的恢復出原始信號x(t)［2］。

假設采樣后的輸入信號為:

上式中ω0=2πf0/fs，φ(n)為中頻信號的相位信息。本振信號的頻率要求與載波頻率相等，對輸入信號分別乘以正交的本振信號，可得到:

I路:

Q路:

由式(2)、(3)看出:經過數字正交混頻后，輸出信號包括了我們需要的低頻分量，以及二倍載波頻率(2ω0)的高頻成分，幅度值均為原來的二分之一。利用低通濾波器濾除不需要的高頻成分，即可得到需要的基帶信號。經數字低通濾波器后得到的信號表達式為:

其中I(n)和Q(n)分別表示信號的同相分量和正交分量。

按照圖1的原理框圖，設計了數字下變頻芯片的框圖如圖2所示。主要包括:數字正交混頻、任意抽取低通濾波器、系數存儲器、SPI控制接口。

圖2 數字下變頻芯片框圖

其中SPI接口作為設置芯片參數的接口，在芯片正常工作前，實現對頻率控制字、相位控制字、抽取率以及低通濾波器系數的配置。

2 數字正交混頻

數字正交混頻可以采用查找表+乘法器，或者采用Cordic算法進行向量旋轉來實現。基于查找表的NCO需要占用大量的ROM存儲器資源，才能保證一定的精度［3］。而基于Cordic算法進行向量旋轉不需要使用存儲器資源，僅通過多級流水即可實現輸入向量的角度旋轉，如圖3所示。

圖3 數字混頻模塊框圖

為了保證數字混頻的精確度，設計時Cordic采用16級流水線結構，Cordic的具體實現參見文獻［4］。Cordic算法最大能實現［－99.88°，99.88°］之間的角度旋轉，而數字混頻中向量的旋轉角度范圍是［0°，360°］，因此需要進行輸入數據和旋轉角度轉換，將向量［90°，270°］之間的旋轉角度轉化為［－90°，90°］之間的旋轉角度［4－5］。

表1 輸入數據轉換表

3 任意抽取低通濾波器

從圖4可以看出，從d0至d16、d17至d32使用SRL(移位寄存器)進行數據的延時，延時時鐘周期為抽取率，例如2抽取時，延時2個時鐘周期，10抽取時，延時10個時鐘周期，移位寄存器的深度決定最大抽取率。

反序是將輸入數據的順序以每抽取個數為一組，按照相反的順序輸出。如圖5所示的4抽取數據流，以輸入順序的自然數為例，d16為d15延時4個時鐘周期得到，而d17為d15延時4個時鐘周期，并以4個數據為一組，按輸入數據相反的順序輸出，反序部分可以采用移位寄存器或者存儲器來實現。

使用移位寄存器產生指定時序的數據流后，可進入乘累加處理環節。當濾波器系數對稱時，可通過預先加法將對稱位置的數據相加，然后與對應的濾波器系數進行乘累加運算，這樣可以減少一半的乘法器資源。另外，由于輸入數據率較低，因此可以使用運行在較高時鐘速率的乘法器，分時復用進行乘累加運算，乘法器運行速率越高節約的乘法器資源也越多，一般乘法器的工作時鐘為輸入數據率的整數倍，當然乘法器的最高工作時鐘受芯片工藝的限制，需要綜合考慮［6］。

圖6 任意抽取低通濾波器

本設計在不同抽取率情況下(見圖6)，輸入數據率均為clk1x，濾波器工作時鐘為clk2x，低通濾波器采用對稱系數，表2給出了不同抽取率下對應的濾波器階數。

表2 不同抽取率對應的濾波器階數

圖7 數據整理時序圖

如圖7所示，數據整理是將兩個clk1x數據率的數據整合為一個clk2x的數據率的數據，產生標志位flag信號區分d1和d2，產生標志位bypass信號標識一組乘累加運算數據的第一個數。

經過乘法累加器輸出后，將數據的時鐘域從clk2x變到clk1x，降低8路求和運算速率要求，可以采用3級流水并使用邏輯來實現8路數據的求和。輸出結果為輸入數據的數字下變頻結果。

4 結束語

本文提出了一種采用優化結構實現數字下變頻的方法。針對不同抽取率的數字下變頻，選取合適的低通濾波器階數和工作時鐘，復用相同的乘法器資源可以實現不同抽取率的數字下變頻處理，滿足了雷達信號處理大部分情況的使用要求，由于采用優化的結構盡量減小邏輯資源，降低了ASIC芯片的成本和復雜度。

［1］胡廣書.數字信號處理理論算法與實現［M］.北京:清華大學出版社，2003.

［2］高亞軍.基于FPGA的數字信號處理［M］.北京:電子工業出版社，2012.

［3］田耘.無線通信FPGA設計［M］.北京:電子工業出版社，2009.

［4］吳曙榮.直接數字頻率合成器的設計［D］.西安:西安電子科技大學，2006.

［5］鮑景富.現代頻率合成技術的研究進展［J］.電視技術，2007，47(2):1 －5.

［6］遲忠君，徐云，常飛.頻率合成技術發展概述［J］.現代科學儀器，2006，(3):21 －25.