一種帶串行接口微功耗A/D 轉換器的邏輯控制策略

沈 策，文 旭，胡 鑫

(1.重慶市電力公司，重慶 410014;2.輸配電裝備及系統安全與新技術國家重點實驗室(重慶大學)，重慶 400030;3.四川省電力公司，四川 成都 610041)

隨著電能質量監測儀朝著網絡化、小型化方向發展，對它的功耗限制也就提出了更高要求［1］。眾所周知，A/D 轉換是電能質量監測儀的核心器件，其功耗、體積已直接成為影響監測儀能否實現小型化、低功耗的重要因素。常見帶并行接口的A/D 轉換器件，雖然具有邏輯控制較為簡單、設計比較方便的優點;但因該類A/D 芯片管腳較多、體積較大，尤其是其功耗較高，因此在低功耗、小型化設計中受到了較大的局限。為此，提出了一種使用帶串行接口的微功耗A/D 的并行多通道采集方案，并著重給出了基于FPGA 來設計帶串口的微功耗A/D 轉換的復雜控制邏輯的實現途徑，以滿足遠程電能質量監測儀低功耗、小型化設計的要求。

1 電能質量監測儀的結構

為了監測諧波、功率因素、閃變、相位等各項電能質量指標，監測儀需要測量三相電流、電壓等參數，然后再根據這些參數來作進一步的綜合分析，以得出各項電能質量指標［2，3］。同時考慮到遠程監測的需要，設計的基于GPRS 電能質量監測結構如圖1所示。

由圖1 可知，該監測儀主要由六路并行的A/D采集通道、FPGA 控制模塊、嵌入式微處理器，GPRS無線通信模塊組成。為擴展數據采集端存儲容量，嵌入式微處理器還連接有電子硬盤。六路模擬信號(三相電流、三相電壓)分別經過各自的信號調理電路調理后，再進入六路獨立的帶串行接口的A/D 進行同步采集;而復雜的采集時序邏輯控制，則主要由FPGA 來完成;嵌入式微處理器除了控制整個采集及A/D 數據的預處理外，還將通過控制GPRS 模塊，將所獲得的電能質量參數，經GPRS 網絡傳給監控中心，從而完成最終的電能質量綜合分析。

根據系統指標，選帶串口的微功耗A/D 轉換芯片為ADS8321［4］，該芯片有以下優點:A/D 轉換精度高(16 位)，體積較小，采樣率為10 Ksps 時功耗低于1 mW，非常適合小型化、低功耗監測儀器的設計要求。為進一步降低系統整體功耗，其控制邏輯采用ALTERA 公司的支持低功耗工作模式的FPGA來完成。

圖1 基于GPRS 電能質量監測儀結構

圖2 ADS8321 的轉換時序邏輯圖

2 微功耗A/D 控制邏輯設計

2.1 ADS8321 的工作時序

2.2 FPGA 邏輯控制設計實現

根據圖2 中ADS8321 的A/D 轉換時序邏輯圖，對應的FPGA 控制邏輯可分為譯碼控制模塊、FSM控制模塊、FIFO(first in first out)模塊、時鐘模塊共4個(在FPGA 中還有許多實現其他功能的模塊，因不在這個論述范圍，故在此不做介紹)，如圖3 所示。

圖3 FPGA 控制邏輯圖

因該監測儀有6 個數據采集通道，就對應有6個FSM 控制模塊，而各FSM 控制模塊原理類同，故現只取其中一個A/D 轉換通道的控制邏輯進行描述。

圖4 控制邏輯仿真波形圖

圖5 時序放大圖(1.356 ms 處)

圖3 譯碼控制模塊中:由譯碼基地址CS0_和譯碼地址SA［4:0］根據RD_和WE_的微處理器的讀寫信號，產生設置輸入數據通道和量程選擇信號CH_W 和啟動A/D 轉換信號RUN_R、讀A/D 轉換狀態信號STATE_R 以及ADCK 為AD 轉換周期、CS/SHDN 為AD 片選信號;另外，RADH 讀數據高8位;RADL 為讀數據低8 位;GO 為FSM 轉換控制字。在FSM 控制模塊中，Dout 接AD 芯片輸出的串行數據;FCLOCK 由時鐘模塊產生的FSM 的轉換時鐘;DCLOCK 為AD 轉換的同步時鐘，由其決定轉換AD 的轉換速率;Q1_FULL 為數據轉換后的低8 位結束信號，Q2_FULL 為高8 位轉換結束信號，這兩個信號在時鐘模塊中進一步產生寫FIFO 的時鐘WFIFOCLK。AD_END_FLG 為AD 轉換結束標志位，以用于AD 轉換狀態的判斷。在時鐘模塊中，N［7:0］為對時鐘模塊設置的分頻初值以控制FCLOCK 的產生頻率。在FIFO 模塊中，WE_FIFO和RD_FIFO 的讀寫FIFO 信號根據FIFO_FULL、FIFO_EMPT 及HF 為FIFO 的存儲狀態標志位對FIFO 中的數據作讀寫操作。另外:在各模塊中RESET 為復位信號;CLK 為全局時鐘。

通過上述各個信號的邏輯控制，由總線譯碼控制模塊對1～6 號輸入通道按時序循環選通，AD 轉換后的串行數據由Dout 端進入FPGA 中的邏輯控制模塊中;16 位串行數據在FSM 中就轉化為并行數據DADA_OUT［7:0］(及16 位數據分高低兩次)存儲到FIFO 中，由微處理器根據FIFO 的狀態標志位將FIFO 的數據讀出到FIFO_OUT［7:0］上，再由總線譯碼模塊將數據傳至微處理器的雙向數據總線SD［7:0］上。從而在微處理器中完成數據的運算。

3 FPGA 的控制邏輯仿真

根據上面所描述的數據控制流程，采用EDA 工具［5］設計的仿真時序如圖4 所示，圖中重點給出了數據經過FSM 后進入FIFO 中和FIFO 中數據讀出到嵌入式微處理器數據總線SD［7:0］的波形圖。譯碼地址為00111 時為設置時鐘模塊的分頻初值;譯碼地址為00001 時是采集A/D 轉換后的數據進入FIFO 中(圖中設采集的前8 個二進制數依次為11111111、11110100、00000011、11000000、00001111、11110100、11111000)。當FIFO 中的半滿標志位為高時(為了仿真方便，設置的FIFO 深度為16，故數據存儲深度為8 時產生半滿，實際電路中FIFO 深度改變其參數為2K 即可)，譯碼地址為00100 時，且讀RD_信號有效時，對應讀取FIFO 中的數據到數據總線上SD［7:0］。從圖5 的邏輯放大圖中顯示了數據總線SD［7:0］上依次讀出數據時的波形:輸出的數據依次為255、244、3、255、192、15、255、248 (對應 二進 制數 分 別 為11111111、11110100、00000011、11000000、00001111、11110100、11111000)共計8 個數據。輸出完8 個數據時，半滿標志位HF 從1 變為0，從而FIFO 中的數據自動不再允許讀出。以防止FIFO 中的數據讀空。由圖4 知CS_、ADCK、WFIFOCLK 等信號時序均正確。根據電能質量監測系統的采樣要求，采樣頻率設定為10K。以上數據的正確讀出驗證了相關控制信號時序設計的正確性，也驗證了整個設計方案的合理性。

4 結語

為滿足遠程電能質量監測系統便攜式監測終端的低功耗、小型化的需要，在一片FPGA 上完成了多通道帶串行接口的微功耗A/D 的邏輯控制。設計中采用了FSM、FIFO 等設計模塊來完成其邏輯控制的設計，經驗證其控制邏輯能有效對采集的數據進行讀寫，實際應用中也達到了降低系統整體功耗的設計要求。采用FPGA 的硬件描述語言的設計方案，使得電路的設計更加靈活、高效，也降低了電路制作PCB 板的面積開銷，也使得電路的集成度更高，系統更加穩定、可靠;由于FPGA 具有可遠程更新的能力，它能夠滿足了現代儀器網絡化中對終端系統進行在線升級的要求。此A/D 轉換邏輯控制的方案不僅適用于前面所描述電能質量監測系統中，在其他對低功耗、小型化要求較高的便攜式儀器的嵌入式系統的設計中也有較大的應用價值。

［1］HongLi Zhou.GPRS Based Power Quality Monitoring System［C］.Networking，Sensing and Control，2005 Proceedings.19－22 March 2005，Chalmers University of Technology.USA.

［2］劉芯宇.基于GPRS 的電費抄收催一體化技術在電力系統中的應用［J］.四川電力技術，2012，35(3):58－61.

［3］IEEE Standard 1159.IEEE Recommended Praterice for Monitoring Power Quality［S］.

［4］16_Bit，High Speed，Micro Power Sampling Analog－ to－Dlgital Converter ［OL］.http://html.alldatasheetcn.com/html－pdf/56565/BURR－BROWN/ADS7835/501/1/ADS7835.html，2011－10－11.

［5］Bhasker，J.Verilog HDL Synthesis:A Proctical Primer［M］.Star Galaxy Publishing，PA，1998.