基于DDS 快速跳頻的時分多信道干擾的實現

劉云光 和玉竹

(四川九洲電器集團有限責任公司 綿陽 621000)

0 引言

DDS 是直接數字式頻率合成器(Direct Digital Synthesizer)的英文縮寫。DDS 技術推動了頻率合成領域的高速發展，由于其轉換速度快、頻率分辨率高等特點，大量應用于通信及電子對抗領域，克服了模擬式頻率合成技術轉換速度慢、頻率分辨率低且設置不靈活等缺點［1］。

本文介紹了一種基于DDS 技術的干擾系統實現方法。通過快速調頻方式，采用瞄準式干擾，可同時干擾多個信道通信。

1 時分多信道干擾原理

美國哈佛大學米勒(Miller)和里克李德(Licklider)以及英國研究院公開發表的題為“Intelligibility of Voice communications subject to periodic interruptions”的文章均指出:通過試驗驗證，在同等功率條件下，用一部瞄準式干擾機同時干擾多個工作在不同信道的接收機是可行性的［2］。時分干擾時序圖如圖1 所示。

圖1 時分干擾時序圖

研究表明，當時分干擾的中斷率為2000 次/s時，干擾時間百分率≥20%，就可以達到破壞通信的目的。在0.5ms 的一個周期中，如果干擾4 個信號，考慮頻率轉換時間和信號建立時間兩個因素，設轉換時間為5μs，干擾對象帶寬為B=25kHz，信號建立到90%需時為0.7/B=28μs。因此，針對每個信號的干擾時間Tj為92μs。干擾時間百分率為18.4%。

通過以上計算得出，在中斷率為2000 次/s 時，如果干擾4 個信號，干擾時間百分率為18.4%(低于20%)，無法達到有效的干擾效果。

如果干擾3 個信號，干擾時間百分率為27%?？梢?，干擾時間百分率＞20%，這樣干擾效果是很好的。

2 時分多信道干擾實現方式

目前，實現時分多信道干擾的方法主要有兩種:一種是只用一個激勵源，通過快速改變頻率來實現分時干擾;另一種是采用多個激勵源，通過電子開關快速切換實現分時干擾。兩種方案的系統原理圖如圖2 所示。

圖2 分時干擾系統原理

比較以上兩種方案，方案一具有系統結構簡單、成本低、可靠性高、電磁兼容性好等特點。激勵源由于采用了DDS 直接數字式合成頻率源，同時也具備了頻率切換速度快，輸出波形靈活、雜散小等特點［3］。下面詳細介紹方案一中激勵源的軟、硬件實現方式。

3 基于AD9858 快速跳頻激勵源的實現

3.1 DDS 原理簡介

頻率源分為自激振蕩源和合成頻率源兩大類。與自激振蕩源相比，合成頻率源具有性能指標優越、控制方式簡單靈活等優點。直接數字式合成頻率源(DDS)的相位噪聲、頻率步進、跳頻速度、調制能力、體積重量及成本等性能指標相比其他合成頻率源都具有優勢，因此，現代跳頻通信及電子對抗系統中的頻率源廣泛采用DDS 技術。

DDS 技術是一種把一系列數字形式的信號通過A/D 轉換成模擬形式的信號的合成技術。其原理框圖如圖3 所示。

圖3 DDS 原理框圖

相位累加器在K 位頻率控制字FCW 的控制下，以參考時鐘頻率Fr為采樣率，產生待合成信號相位的數字線性序列。將其高P 位作為地址碼，通過查詢正弦表ROM，產生S 位對應信號波形的數字序列S(n)，再由數/模轉換器(DAC)將其轉化為階梯模擬電壓波形S(t)，最后由低通濾波器LPF 平滑為正弦波輸出。頻率控制字FCW 和時鐘頻率Fr共同決定了DDS 輸出信號的頻率Fd。他們之間的關系滿足:Fd=FCW/(2N×Fr)。

3.2 系統方案

應用DDS 技術，本文設計了一種快速跳頻源，其系統方案原理如圖4 所示。

圖4 快速跳頻設計原理圖

3.3 硬件設計

3.3.1 參考時鐘源(PLL)設計

AD9858 芯片最高可采用1GHz 參考時鐘，內部含有2 分頻電路，可選擇外部輸入參考信號為1GHz或2GHz。本文采用鎖相環(PLL)方式合成1GHz 外部參考源供給AD9858 芯片做參考。PLL 的原理框圖如圖5 所示。

圖5 PLL 原理框圖

考慮電路的小型化，PLL 采用集成了VCO 的鎖相環時鐘發生器ADF4360-7。ADF4360-7 是ADI 公司2004 年新推出的一款高性能PLL 芯片，具有很寬的工作頻帶，輸出頻率范圍為350-1800MHz，且其內部集成了VCO，由外部電感值設定不同的工作頻段，方便了鎖相環路的設計［4］。

ADF4360-7 組成的PLL 需外部提供環路濾波電路，本文用ADI 公司提供的仿真軟件ADI-SimPLL計算出環路濾波電路為的電阻和電容值分別為C1=2.32pF，C2=45.7pF，C3=1.07pF，R1=12.2kΩ，R=50kΩ。環路濾波器結構圖如圖6 所示。

圖6 環路濾波器結構圖

ADF4360-7 內部可通過配置R 計數器配置輸入預分頻器，從而將輸入參考信號R 分頻得到相應的鑒相頻率。本文設計用8MHz 的晶振做為ADF4360-7 的輸入參考，并將R 計數器置1，得到8MHz 的鑒相頻率。采用較高的鑒相頻率有利于提高環路的捕捉時間，降低環路的相位噪聲［5］。設定N=125，則B=15，P=8，A=5。輸入8MHz 的鑒相頻率，則輸出頻率為125 ×8MHz=1000MHz。

3.3.2 AD9858 電路設計

AD9858 芯片集成了具有1 千兆次/秒采樣速率的DDS 電路，10 位的D/A 轉換器，數字鑒相器和2GHz 的模擬混頻器，并帶有8 位并行及SPI 串行控制接口。AD9858 具有并行和串行兩種送數方式。為了加快頻率設置時間，本文采用并行送數方式。AD9858 有八個雙向數據口(D0～D7)、六個地址輸入口(ADDR0～ADDR5)、一個讀控制口和一個寫控制口。數據經雙向數據口傳輸，通過置低讀寫控制口來控制數據的讀出和寫入。六個地址輸入口用來選擇數據需寫入的寄存器。AD9858內自帶4 個頻率寄存器，可預先在4 個頻率寄存器中寫入4 個頻點信息，并通過外部信號控制PS1 和PS0 口選擇4 個頻率寄存器中的一個輸出。AD9858 內部結構如圖7 所示。

前文提到采用3 個頻點跳頻的方式可使干擾時間百分率＞20%，起到良好的干擾效果，因此本文設計采用預先寫入3 個頻點數據，通過單片機控制PS1 和PS0 快速選擇頻率輸出的方式實現對3 個信號的快速跳頻干擾。AD9858 的外圍電路設計如圖8 所示。

圖7 AD9858 內部結構框圖

圖8 AD9858 外圍電路圖

3.4 軟件設計

系 統 MCU 采 用 MICROCHIP 公 司 的dsPIC30f6014A 芯片，該芯片可采用內部時鐘，最高工作速度可達30MIPS，則最快機器周期約為33ns。將單片機兩個與PS1 和PS0 相連并輸出高低電平控制PS1 和PS0 在00、01、10 之間不停切換，從而控制AD9858 在3 個頻率寄存器間切換輸出預先存入的三個頻率信號，實現3 個信號的快速跳頻［2］。AD9858 和PLL 都是通過dsPIC30f6014A 控制的，控制的軟件流程圖如圖9 所示。

開機、上電復位后，開始執行初始化程序。首先對PLL 電路進行初始化配置。采用串行方式對ADF4360-7 進行配置，ADF4360-7 的時序圖如圖10所示。

圖9 軟件控制流程圖

圖11 AD9858 時序圖

PLL 配置好后為AD9858 提供了1GHz 的參考時鐘頻率，然后對DDS 進行初始化配置。首先配置控制寄存器(CFR)，其次寫頻率1 到(FTW0)寄存器，頻率2 到(FTW1)寄存器，頻率3 到(FTW2)寄存器。然后通過PS1、PS0 管腳選擇相應頻率信號，對應關系如表1 所示。

表1 AD9858 FTW 寄存器對應關系

FTW 為32 位的頻率寄存器，通過公式F=(FTW×SYSCLK)/2N計算得出。式中F 為設置頻率，單位為Hz;SYSCLK 為參考時鐘頻率，本文為1GHZ;AD9858 的N=32。計算出FTW 后可根據圖11 所示的時序圖所示將對應頻率寫入寄存器。

配置完AD9858 的頻率信息后，使用一個循環程序循環不斷的選擇3 個頻率信號輸出完成跳頻。

3.5 測試結果

利用Aglient N9010A 信號分析儀測試，輸出間隔25kHz 的三個點:150.0494MHz，150.0244MHz，149.9994MHz 的快速跳頻信號的頻譜圖如圖12所示。

圖12 跳頻頻譜圖

4 結束語

由于AD9858 具有頻率精度高、頻率轉換時間快等特點，同時，兼具硬件實現較為簡單、控制方式靈活方便、電路可靠性高、成本低等優點。因此，采用這種實現方式實現的激勵源可廣泛應用于通信對抗、雷達對抗等領域，應用前景廣闊。

［1］黃旭.基于單片機和AD9858 的4 頻點快速跳頻設計［J］.國外電子元器件，2005，(3) ：8-11.

［2］朱慶厚.通信干擾技術及其在頻譜管理中的應用［M］.北京：人民郵電出版社，2010.

［3］高澤溪，高成，直接數字頻率合成器(DDS) 及其性能分析［J］.北京航空航天大學學報，1998，(5) ：31.

［4］遠坂俊昭.鎖相環(PLL) 電路設計與應用［M］.北京：科學出版社，2006.

［5］沈偉，基于ADF4360-7 的寬帶雷達信號源設計［J］.現代雷達，2006，(08) ：153-256.