基于FPGA 硬件測試電路設計和仿真

付 莉

(吉林化工學院 信息與控制工程學院，吉林 吉林 132022)

1 硬件測試電路原理

計數是一種最簡單基本的運算[3]，計數器就是實現這種運算的邏輯電路，計數器在數字系統中主要是對脈沖的個數進行計數，以實現測量、計數和控制的功能。

2 硬件測試電路設計

測試電路由4 個部分組成，即鎖相環模塊，計數器模塊，防抖電路，譯碼模塊，每個部分均由VHDL 語言編寫合成圖形模塊，從上而下組件成系統模塊。

鎖相環PLL 可以與輸入的時鐘信號同步， 并以其作為參考信號實現鎖相，從而輸出一至多個同步倍頻或分頻的片內時鐘，以供邏輯系統應用，以供邏輯系統應用。

由于干擾抖動信號是一群寬度狹窄的隨即信號[4]，在串入時，很難整齊地同時使與門輸出為1，只有足夠的寬度的信號通過此電路，從而起到“濾波”的功能。 譯碼模塊設計中由七段數碼顯示譯碼器設計。

3 總體設計

3.1 綜合編譯

系統利用Quartus Ⅱ自帶仿真器， 采用ALTERA 公司Cyclone III 系列的EP3C5E144C8 芯片。該系統的每個模塊均在VHDL 語言編輯下完成，實現整體設計電路圖。 如圖1 所示。

圖1 部分整體設計電路

本次設計總共應用了27 個邏輯單元，小于總邏輯單元個數的1%，使用引腳28 個，是總引腳的29%。 總體來看，雖然出現了警告，但是沒有錯誤。 仿真的結果達到了預期效果。

3.2 整體仿真

該設計中輸入信號有模擬的時鐘信號CLK 和按鍵k8，輸出時為了驗證數碼管、蜂鳴器、LED 燈等，分別設置了6 個輸出按鍵，仿真波形如圖2 所示。 仿真起始延時時間10.175us，并不影響系統性能。 效果較好。

圖2 整體電路仿真波形圖

4 結論

本文完成了基于FPGA 的硬件測試電路設計和仿真，以PC 機為平臺， 利用ALTERA 公司的Quartus II 9.0 軟件編譯仿真。 可以通過引腳鎖定和下載，對PCB 板的實際操作進一步驗證本設計的成功性。

[1]戴立江.基于EDA 技術的FPGA 應用研究[D].天津工業大學，2004，(12):10-11

[2]黃艷敏.淺談電子產品的硬件測試技術[J].單片機與嵌入式系統應用，2010，(02):16-17

[3]王學禮，李根乾，譚玉山.PCB 測試技術研究進展[J].無線電通信技術，2000，(05):27-28

[4]潘松，黃繼業.EDA 技術與VHDL(第三版)[M].北京:清華大學出版社，2009