片上諧振時鐘陣列耦合特性分析

摘要：提出了一種基于層次化無緩沖諧振時鐘網絡的耦合時鐘陣列結構，能夠有效分布全局時鐘，并實現局部時鐘網絡的頻率及相位鎖定.基于耦合振蕩器理論，詳細分析了耦合網絡的電壓幅值、頻率鎖定及耦合網絡帶寬特性，并通過SPICE模擬，對影響諧振時鐘陣列耦合特性的關鍵因素進行了研究，包括時鐘負載差異、能量補償單元、以及耦合網絡等.模擬結果表明，諧振時鐘陣列具有較寬的頻率鎖定范圍，在耦合特性發生變化的情況下，全局時鐘偏斜最大為21 ps，小于時鐘周期的2%.

關鍵詞：時鐘分布網絡；諧振時鐘；耦合振蕩器陣列；注入鎖定

中圖分類號：TP393 文獻標識碼：A

Analysis on Coupling Characteristic in On-chip

Resonant Clock Array

XU Yi， LU Hong-sheng， LIU Jie， HAN Wen-yan

（Jiangnan Institute of Computing Technology， Wuxi， Jiangsu 214083， China）

Abstract： This paper proposed a coupled clocking array architecture based on hierarchical bufferless resonant clock， which can distribute global clock signal effectively， and implement locking of frequency and phase among local clock networks. Based on the theory of coupled oscillators， the voltage amplitude， frequency locking and network bandwidth characteristics of the coupling network were analyzed. By SPICE simulation， the key factors influencing the coupling characteristics of the resonant clocking array were studied， including clock load difference， energy compensating cell， and coupling network. Simulation results show that the resonant clocking array has a wide frequency locking range， and in the case of coupling characteristics change， the maximum clock skew in global clocking network is 21 ps， less than 2% of the whole clock cycle.

Key words： clock distribution networks； resonant clock； coupled oscillator array； injection locking

片上無緩沖諧振時鐘作為一種新興時鐘分布技術，能夠為整個系統提供高頻、低偏斜和低抖動的時鐘信號，并且通過諧振回路進行能量恢復，大幅度降低時鐘系統的功耗[1-2].目前，該技術正受到工業界越來越廣泛的關注，并逐漸走向實際應用^[3].

為了實現諧振時鐘網絡的全局分布，耦合振蕩器陣列結構常用于局部時鐘網絡的同步，該結構通過相鄰振蕩器之間的注入鎖定，最終得到具有同頻、低偏斜的時鐘分布網絡^[4].

本文基于層次化的無緩沖諧振時鐘網絡^[5]，提出一種面向全局分布的耦合振蕩器陣列結構，通過片上耦合網絡，實現局部網絡時鐘頻率和相位鎖定.基于耦合振蕩器理論，深入分析了片上諧振時鐘陣列電壓幅值及相位的動態變化關系，并對影響時鐘網絡耦合特性的關鍵因素，如時鐘負載差異、能量補償單元大小、以及耦合網絡寄生參數等進行了分析和比較.SPICE模擬結果表明，耦合諧振時鐘陣列結構具有良好的鎖定能力，在耦合特性發生變化的情況下，該結構仍然能夠有效鎖定諧振信號，為系統提供低偏斜、高魯棒性的同步時鐘.

1 基于層次化無緩沖諧振網絡的耦合振蕩器陣列

本文的全局諧振時鐘結構基本思想是將整個時鐘網絡劃分為若干個局部時鐘網絡，局部時鐘負載通過層次化的無緩沖網絡LBRCDN進行驅動，具有降低偏斜、提高時鐘信號魯棒性的特點，而相鄰網絡之間則使用片上耦合網絡連接，實現全局同步和相位鎖定，如圖1所示.耦合網絡能夠平衡各諧振網絡之間的相互作用，其特性決定了時鐘系統的耦合強度及相位關系，對全局同步有著重要的影響.

如果將振蕩器驅動的局部時鐘網絡等效為負載導納YLBRCDN，那么可以將整個諧振時鐘網絡看作是由k個振蕩器通過耦合網絡形成的陣列結構，振蕩器是基于集總電感元件的LC諧振電路，每個振蕩器的負載為其對應的YLBRCDN，如圖2所示.各振蕩器在k端口耦合網絡接口處的電壓分別為V¹， V²，…， Vk，等效輸出導納參數依次為Yosc，1， Yosc，2，…， Yosc，k，包括振蕩器等效導納和局部時鐘網絡負載導納兩部分組成；各端口的等效輸入導納參數依次為Ycir，1， Ycir，2，…， Ycir，k，由耦合網絡的互連線寄生參數決定.

1.1 耦合振蕩器陣列理論

對耦合振蕩器陣列結構進行系統的理論研究出現在20世紀90年代初期，在假設各振蕩器電路的結構及設計參數相同，并具有相同諧振頻率和品質因子的前提下，York等人[6-7]提出了耦合振蕩器陣列電壓幅值及相位的動力學方程，解釋了互耦網絡中振蕩信號電壓幅值及相位的關系.

式中：Gnet為振蕩器i與相鄰振蕩器之間的等效電導；x和y分別是在X方向和Y方向上與振蕩器i相鄰的振蕩器；Фix和Фiy分別對應相鄰振蕩器與振蕩器i的耦合相位.

1.2.1 電壓幅值

當諧振時鐘網絡達到穩定狀態時，所有振蕩器將工作在相同的時鐘頻率下，此時，對于任意振蕩器i，應滿足關系：

根據式（12），諧振網絡中的振蕩器i最多受到X方向和Y方向上4個相鄰振蕩器的注入鎖定，最終的頻率鎖定范圍ωi，lock是多個振蕩器疊加的結果.此外，從式（12）還可以看到，ωi，lock與Gnet呈正比，與Qosc及GLCDN，i呈反比.因此，在振蕩器與局部時鐘網絡設計不發生變化的情況下，提高耦合互連線的Gnet將有利于增大諧振網絡的頻率鎖定范圍.

1.2.3 耦合網絡帶寬

在緊耦合諧振時鐘網絡中，為了保證振蕩器能夠鎖定在穩定的諧振頻率，要求耦合網絡電氣特性不會影響振蕩器的工作頻率，此時耦合網絡表現為松耦合網絡的特點，其品質因數遠小于振蕩器電路的品質因數.

當耦合網絡滿足松耦合網絡的要求時，任意端口i處耦合參數與諧振頻率及電壓幅值應滿足以下關系^[7]：

2 模擬結果及分析

為了分析片上諧振時鐘陣列的耦合特性，在TSMC 65 nm標準CMOS工藝下，對一款開源同步微處理器核的關鍵電路進行了模擬驗證.目標電路被劃分為9個局部時鐘網絡，每個網絡內部采用HBRCDN結構，網絡之間通過片上互連線實現耦合.表1列出了目標電路的關鍵設計參數.針對實驗電路，分別分析了時鐘負載差異、能量補償單元以及耦合網絡參數等因素對電壓幅值及時鐘相位的影響.SPICE分析工具采用Synopsys公司XA模擬器，待分析電路均為帶有物理設計寄生參數的網表.

2.1 時鐘負載差異

為了分析時鐘負載差異對諧振時鐘陣列的影響，我們通過改變局部時鐘區域的電容負載，分別實現了圖3中的6種情況，圖中小方格對應各個局部時鐘域，白色格子表示電容負載不發生變化，黑色格子表示增加電容負載.為了便于分析，當有多個時鐘區域同時增加電容負載時，假設每個時鐘區域電容負載增加的大小相同，均為ΔC.

當ΔC=3 pF時，由于總時鐘負載存在差異，諧振時鐘網絡在不同情況下的頻率各不相同，最低為780 MHz，最高為920 MHz.我們分別在不同局部網絡中選擇出100個負載點用于分析和比較，圖4分別給出了在不同情況下的電壓幅值及偏斜差異.從結果可以看出，在Case3中，諧振網絡的電壓幅值差異最大，達到39 mV，而在Case1中，網絡的偏斜最大，為15 ps.

2.2 能量補償單元

為了分析能量補償單元對諧振時鐘陣列的影響，我們分別比較了具有不同反相器尺寸的局部時鐘網絡.模擬過程中，假設N管與P管溝道長度比值固定，N管溝道長度取值范圍為520～840 μm.隨著溝道長度的增加，諧振網絡的時鐘頻率逐漸降低.

圖5給出了能量補償單元中N管取不同溝道長度的情況下，諧振時鐘陣列的電壓幅值差異及時鐘偏斜的變化關系.結果表明，隨著能量補償單元尺寸的增加，耦合網絡的電壓幅值差異和時鐘偏斜都將逐漸減小，并且電壓幅值差異降低的幅度更大，最大減小約40 mV，這說明能量補償單元對電壓幅值的影響較大.

2.3 耦合網絡參數

用于連接振蕩器陣列的耦合網絡將對諧振時鐘信號的幅值及頻率鎖定特性產生影響，為了對其進行分析，我們分別采用具有不同設計參數的耦合網絡，表2給出了實驗中使用的4種不同耦合網絡的參數信息，互連線設計參數為相鄰時鐘網絡之間的幾何尺寸信息，等效寄生參數為不同互連線對應的寄生電阻和電容.

為了簡化，我們選擇LBRCDN4， LBRCDN5， LBRCDN7及LBRCDN8四個相鄰的局部網絡進行分析.圖6（a）使用局部時鐘網絡自由諧振時的電壓幅值與整個網絡鎖定后電壓幅值的差值ΔVi反映耦合網絡對諧振信號電壓的影響，模擬結果表明，耦合網絡設計參數變化對局部時鐘網絡電壓幅值的影響較小，最大電壓幅值差異小于22 mV.圖6（b）給出4種耦合網絡的時鐘偏斜，其中CplNet4配置下諧振網絡的時鐘偏斜最大達到21 ps，盡管如此，該偏斜仍然小于整個時鐘周期的2%，能夠很好地滿足同步電路對時鐘信號的要求.

3 結 論

本文首次對片上諧振時鐘陣列進行了深入的理論分析，并通過模擬手段對影響諧振網絡電壓幅值和時鐘偏斜的關鍵因素——時鐘負載差異、能量補償單元及互連耦合網絡進行了比較.結果表明，片上耦合諧振時鐘陣列結構具有易于鎖定和低偏斜的特點，能夠為高性能同步系統提供高質量的時鐘分布機制.

參考文獻

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[5] XU Yi， CHEN Shu-ming， LIU Xiang-yuan. Hierarchical distribution network for low skew and high variation-tolerant bufferless resonant Clocking [J]. Journal of Semiconductor， 2012， 32（9）：140-146.

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[7] YORK R A， LIAO P， LYNCH J J. Oscillator array dynamics with broadband N-port coupling networks[J]. IEEE Transactions on Microwave Theory and Techniques， 1994， 42（11）： 2040-2045.