基于FPGA的高速數據采集系統設計

訾立強，郭寶增，于雪蓮，劉 贊

（河北大學 河北 保定 071002）

隨著科學研究和工業生產對數據采集系統的速度、穩定性、準確性要求的不斷提高，傳統數據采集系統已經逐漸不能滿足上述需求。傳統的數據采集系統通常使用單片機或DSP作為控制核心，而且需要連接復雜的外圍電路和外接存儲器，才能完成整個數據采集任務。其中，以單片機做為主控芯片的系統，由于單片機采用串行工作方式，且操作指令周期較長。在應對多路高速數據輸入時，采集速率很低，且運行不穩定，很難保證高速數據采集的實時性和同步性。而以DSP作為主控芯片的數據采集系統中，雖然DSP有較高的工作時鐘，能滿足高速數據采集對速度的需求，但是數據采集工作的完成還需要外圍的存儲器和相應的邏輯控制模塊的輔助，這樣就造成設計電路板的面積較大，成本偏高[1]。

正因為傳統數據采集系統的上述缺陷，基于FPGA的高速數據采集系統應運而生，成為解決上述問題的有效手段。FPGA芯片具有時鐘頻率高、內部延時小、工作效率高、擴展方便、I/O資源豐富、存儲方式多樣、設計靈活通用、全部控制邏輯由硬件完成等優點。通過Verilog硬件描述語言對FPGA進行功能模塊設計不同于傳統的C語言對單片機的設計，數據在FPGA內部運算、傳輸等為并行處理，恰好適合多路高頻數據處理要求。因此，本文設計了一個基于FPGA的高速數據采集系統，不需搭建復雜的外圍電路和外接存儲器，在系統的時效性、穩定性和設計成本上均有較大優勢。

1 系統結構與方案

本文所設計高速數據采集系統結構如圖1所示。本系統FPGA采用Xilinx公司的XC3S200AN-4-FT256-C芯片。該芯片擁有20萬門邏輯單元，內含16個18 KB的塊存儲器（Block RAM）與 30 KB 分布存儲器（Distributed RAM），最高工作頻率為326 MHz，完全可以滿足本系統對時序的需求[2]。系統所用AD轉換芯片為ADI公司生產的高速高精度流水線型AD9233模數轉換芯片。該系統與PC機之間的數據通信使用串口通信。

圖1 系統硬件構成框圖Fig.1 Structure diagram of the system hardware

2 系統邏輯設計

邏輯部分方案框圖如圖2所示。

邏輯部分主要由AD芯片控制邏輯、脈沖檢測控制邏輯、PC指令解析邏輯、系統運行邏輯4部分組成。

圖2 系統邏輯方案框圖Fig.2 Structure diagram of the system logic scheme

隨機序列經過脈沖檢測控制邏輯中的包含的上升沿檢測邏輯檢測到后，輸出脈沖信號。每有一個上升沿輸入，上升沿檢測邏輯就輸出一個脈沖信號。上升沿檢測邏輯輸出的脈沖信號經過脈沖檢測控制邏輯內包含的上升沿計數邏輯對上升沿計數，計數結果為當前時刻256μs時間窗內上升沿個數。PC端與采集系統連接采用串口通信。PC指令解析邏輯對PC機的串口指令進行解析，將解析的指令送到控制邏輯，控制邏輯控制統計計數和數據傳送。在PC端對采集到的數據通過串口助手來顯示。當解析出開始檢測指令時，控制邏輯根據兩個檢測點時刻（一個檢測點為隨機輸入序列的上升沿，另一個檢測點為上升沿延時1 ms）使能鎖存器對上升沿計數器的計數結果進行鎖存，并以該計數值為地址將對應的統計計數器加1。當解析停止檢測指令時控制邏輯禁能鎖存器和統計計數器。當解析清除指令時，控制邏輯將統計計數器清零。當解析傳送數據指令時，控制邏輯將兩統計計數器的值分別傳送，通過多路選擇器分別鎖存統計計數器結果，然后啟動串口發送邏輯發送鎖存器中的數值。

2.1 AD芯片控制邏輯

模擬信號輸入到AD芯片進行由連續模擬信號到離散數字信號的轉換。AD9233芯片是由1.8 V模擬電源供電、1.8～3.3 V數字電源供電、精度為12位的模數轉換器，有80/105/125 Msps三種轉換速率的芯片[3]。AD9233的模數轉換時序圖如圖3所示。

圖中CLK為AD9233的工作采樣時鐘，是由FPGA提供的。由FPGA內部的分頻電路對系統時鐘進行分頻，分頻后的時鐘做為AD9233的工作采樣時鐘。AD9233的使能端也是由FPGA邏輯來控制的，通過FPGA系統運行邏輯提供的關于AD芯片工作狀態指示的信號來控制其工作狀態。圖中DATA為數字信號輸出。用Verilog HDL編寫的數據傳輸部分程序如下：

always@（posedge SCLK ，negedge Rstn）

begin

if（ !Rstn ）

begin

Shift_Register <=14'd0；

end

else if（1==Shift_Register_En）

begin

Shift_Register<={Shift_Register[12:0]，AD9233_SdaIn}；

end

end

Rstn低電平有效，對寄存器Shift_Register進行初始化。或者當Shift_Register_En為高電平時開始對14位的寄存器Shift_Register移位賦值。當有模擬信號進入AD轉換芯片，根據系統提供的工作采樣時鐘來將轉換出的數字信號輸入通過數據以14位為一組傳送端口送入FPGA內部，然后數據進入脈沖檢測控制邏輯。

2.2 脈沖檢測控制邏輯

脈沖控制邏輯主要針對采集到AD轉換芯片內部傳送到FPGA的數字脈沖信號。主要內容為上升沿計數邏輯。主要由14 bit計數器和脈沖時間節拍計數器組成。CLK250M為系統時鐘（250 MHz/4 ns），Rstn為系統復位信號，低電平有效。DI信號為上升沿檢測到的脈沖信號。輸入信號每有一個上升沿脈沖，就輸出一個脈沖信號，脈沖信號的脈寬為一個系統時鐘周期。DI信號同時輸入到 14 bit計數器和時間節拍計數器

圖3 A/D轉換時序圖Fig.3 Timing sequence diagram of A/D conversion

記錄此時刻。14 bit計數器和時間節拍計數器在系統復位時 初始化為0。計數器根據時間節拍計數器最小值與當前時間節拍差值與時間窗比較來決定計數器是加1、減1、保持原值不變。計數器操作情況如下：

當CLK_D_value<=CLK_Window時計數器保持原值不變。

當 Pulse=1時，計數器加1。

當 CLK_D_value>CLK_Window時，計數器減 1，時間節拍計數器加1。

上升沿計數邏輯中計數器的計數值為256μs時間段內輸入隨機序列上升沿個數。

脈沖檢測控制邏輯仿真時所用仿真軟件為ModelSim 10.1。測試腳本編寫語言為VerilogHDL.測試腳本文件中設置系統時鐘為25MHz，復位信號Rstn為高電平，輸入的脈沖序列頻率為3.125MHz。仿真結果如圖4所示。

圖4 脈沖檢測控制邏輯部分ModelSim仿真圖Fig.4 PulsedetectioncontrollogicpartoftheModelSimsimulationdiagram

2.3 PC指令解析邏輯

PC機與系統之間的數據傳輸采用RS-232標準進行串口通信。PC指令解析邏輯通過分析PC機通過串口通訊模塊發送過來的數據對系統運行模塊進行控制。發送接收數據說明如圖5所示。信號線從高電平變為低電平開始數據傳輸，與圖中不同之處在于，本文中傳輸數據位數為8位，替代了圖中奇偶校驗位，直到接收到停止位，終止這一組數據傳輸[4]。

圖5 串口通訊數據說明圖Fig.5 Diagramofserialportcommunicationdata

通過設置固定的8bit數據分別作為“開始”、“復位”、“停止”信號，由PC機端串口助手發送數據到FPGA來控制系統完成開始采集數據、清空存儲器數據、停止數據采集等工作。同時，配合系統運行邏輯，當有數據被采集時，存儲到數據存儲器后，通過串口發送到PC端。

2.4 系統運行邏輯

系統運行邏輯為系統中主要邏輯部分。主要功能是協調各個其他邏輯模塊的配合工作，處理其他邏輯模塊反饋信號，發送控制信號，使數據采集工作完成[5]。當PC機通過串口發送開始檢測數據到系統時，經由PC指令解析邏輯分析，發送開始檢測信號給系統運行邏輯，系統運行邏輯做出相應反應，給數據存儲器提供復位信號，清空存儲器中數據，準備存入新采集到的數據，同時使AD控制邏輯給AD轉換芯片使能端賦值，使其開始工作。

當有數據被采集到系統時，模數轉換芯片將其轉換為數字脈沖信號。脈沖信號進入脈沖檢測控制邏輯，同時系統控制邏輯部分接到脈沖檢測控制邏輯信號，將數據暫時存入數據存儲系統。然后將數據存儲器中的的數據傳送至串口，按8位數據的寬度多次發送給串口控制模塊，然后傳輸至PC機，PC端實時顯示所采集到數據[6]。系統采集的部分數據在串口助手軟件顯示如圖6所示。

圖6 采集的部分數據圖Fig.6 Diagramofthecollecteddata

3 結束語

設計了一種基于FPGA的高速數據采集系統。采用高速模數轉換芯片+FPGA芯片+PC機的硬件結構，發揮FPGA的并行數據處理能力，與傳統的以DSP和單片機為主要處理芯片的數據采集系統相比，不需要搭建復雜的外圍電路，主要功能模塊均在FPGA內部通過Verilog HDL語言設計完成，在數據采集速度和系統運行穩定性上均有較大優勢，可以滿足高速數據采集需求。

[1]孫東輝，胡輝，郭云波．基于FPGA的高速多路數據采集系統的設計 [J]．微計算機信息，2009（8）：209-210.SUN Dong-hui，HU Hui，GUO Yun-bo.The design of multichannel signal sources based on FPGA [J].Control and Automation Publication Group，2009（8）:209-210.

[2]王金明.數字系統設計與Verilog HDL[M].北京：電子工業出版社，2008.

[3]胡惠．多通道超高速數據采集與記錄系統的設計與實現[D]．南京：南京理工大學，2010．

[4]鄧耀華，劉桂雄，吳黎明．基于FPGA的PXI高速數據采集統設計 [J]．電測與儀表，2010（5）：60-63．DENG Yao-hua，LIU Gui-xiong，WU Li-ming.The design of PXI high-speed data acquisition system based on FPGA[J].Electrical Measurement&Instrumentation，2010（5）:60-63.

[5]王彥.基于FPGA的工程設計與應用[M].西安:西安電子科技大學出版社，2007.

[6]王旭東，潘明海.數字信號處理[M].北京：清華大學出版社，2011.