基于DDS和FPGA的頻率特性測試儀

杜英+郝茂森

摘 要： 針對傳統頻率特性測試儀價格昂貴、體積大、使用不方便等問題提出了基于DDS和FPGA的正弦信號頻率特性測試儀。該測試儀由信號源模塊、頻率相位檢測模塊、數據處理與控制模塊、顯示模塊4部分組成。該設計采用FPGA控制 DDS芯片產生兩路相互正交的信號，被測信號與之相乘，經濾波器后檢測輸出頻率、幅度和相位，最后通過顯示模塊顯示。實驗結果證明，該頻率特性測試儀設計正確可行，且硬件結構簡單、體積小、重量輕，能廣泛應用于正弦信號的測量，具有較高的應用價值。

關鍵詞： 頻率特性測試儀； DDS； FPGA； 正弦信號測量

中圖分類號： TN762?34 文獻標識碼： A 文章編號： 1004?373X（2014）04?0112?03

Frequency characteristic tester based on DDS and FPGA

DU Ying1， HAO Mao?sen2

（1. Shanxi Agricultural University， Taiyuan 030801，China；

2. The Military Representative Office Stationed in Xian and Lanzhou， Engineer Military Representative Bureau， Xian 710086， China）

Abstract： In view of the issues of the expensive price， big volume and inconvenient use of the traditional frequency characteristic tester， a sinusoidal signal frequency characteristic tester based on DDS and FPGA is proposed in this paper. The tester consists of a signal source module， frequency and phase detection module， data processing and control module， and display module. In the design of this tester， FPGA is used to control the chip DDS to generate two mutually orthogonal signals， which is multiplied with the measured signal for the detection of frequency， amplitude and phase of the measured signal through filter. The parameters of the signal are finally displayed by the display module. The experimental results show that the design of the frequency characteristic testing instrument is correct and feasible， has the advantages of simple hardware structure， small size and light weight， can be widely applied to the measurement of sinusoidal signals， and has high application value.

Keywords： frequency characteristic tester； DDS； FPGA； sinusoidal signal detection

0 引 言

在雷達、通信、自動化等領域中，正弦信號是工程實踐中應用最多的電信號，因此正弦信號頻率特性測試儀在系統聯調測試階段和排查錯誤過程中起著舉足輕重的作用。隨著現代電子技術的發展，頻率特性測試儀不斷向小型化、數字化、智能化、低功耗方向發展，直接數字合成（DDS）技術是新一代的頻率合成方法，具有精度高、穩定性強的特點[1]。DDS技術的日益成熟，為頻率特性測試儀實現數字化開辟了道路。本設計采用高性能直接數據頻率合成芯片AD9854，結合FPGA技術，實現正弦信號頻率、幅度和相位三要素的測量和顯示。文中主要介紹了正弦頻率特性測試儀的整體設計方案、設計原理、硬件設計和軟件設計。

1 系統總體設計方案

頻率特性測試儀主要有信號源模塊、頻率相位檢測模塊、數據處理與控制模塊、顯示模塊4部分組成，其整體設計方案如圖1所示。

圖1 系統整體設計方案

其中信號源產生頻率、相位和持續時間均可控的兩路掃頻信號，其中一路為正弦信號，另一路為余弦信號。頻率相位檢測模塊由乘法器、濾波器和A/D轉換器組成，其中正弦信號與被測網絡產生的信號經乘法器相乘，并經過低通濾波器處理實現被測網絡信號頻率檢測功能；余弦信號與被測網絡信號經乘法器相乘并經過低通濾波器處理實現被測網絡信號相位檢測的功能，兩路濾波處理后的信號經A/D轉換器將模擬信號轉換成數字信號，便于后續數據處理。數據處理與控制模塊由FPGA組成，一方面控制信號源工作，實現對相互正交信號的相位、頻率以及掃頻時間的控制；另一方面控制A/D轉換器實現模/數轉換，并將A/D轉換的數據采集到FPGA中進行處理，最終通過顯示模塊將被測網絡信號的頻率和相位顯示出來，便于用戶的讀取。

2 系統硬件設計

2.1 信號源模塊

目前實現信號源的技術主要有直接頻率合成、鎖相式頻率合成和直接數字頻率合成（Direct Digital Synthesizer，DDS）。DDS具有頻率分辨率高、頻率切換速度快且在頻率切換過程中相位連續的特點。本設計中采用DDS技術進行信號源設計，選擇AD9854作為信號發生器。頻率合成芯片AD9854是ADI公司生產的性能優異的DDS系列芯片，采用CMOS制造工藝，具有48位頻率字，能輸出高精度、高穩定度的單頻信號或調制信號，具有I，Q兩路12位DAC輸出，能夠方便實現正交調制上的變頻功能；其內部時鐘最高工作頻率能達到300 MHz[2?5]。通常情況下，為保證信號輸出不失真，DDS實際輸出波形的最高頻率為時鐘頻率的40%，所以AD9854輸出波形的最高頻率可達120 MHz。

AD9854的兩路DAC滿量程輸出信號的幅度可以采用內部寄存器控制，也可以通過改變DAC RSET引腳的外圍硬件電路控制，從而使得輸出波形幅度達到后續模塊中需要的值。AD9854輸出電流值與DAC RSET引腳所接電阻有如下關系：

[Iout=39.9RSET] （1）

式中[Iout]為輸出電流。通常，[Iout]最大值不超過20 mA，滿量程電流輸出設置為最大值20 mA，當輸出高頻信號時，總諧波失真明顯，為使輸出信號相位噪聲最小，本設計中AD9854的DAC RSET引腳所接的電阻[RSET]采用[3.9 kΩ]，同時采用寫內部幅度控制字寄存器的方法。

鑒于AD9854輸出信號有嚴重的諧波分量和相位干擾，本設計在信號輸出端接一橢圓低通濾波器。橢圓濾波器是一種零、極點型濾波器，在通帶和阻帶都具有等波紋特性，因此通帶、阻帶逼近特性良好，對于同樣的性能要求，橢圓濾波器比Butterworth濾波器、chebyshev濾波器所用的階數低，過渡帶窄。本設計采用七階低通橢圓濾波器，其電路拓撲結構如圖2所示。

圖2 橢圓濾波電路拓撲結構

其中，截止頻率為150 MHz，阻帶起始頻率為165 MHz，通帶文波系數小于0.3 dB，截止頻率時衰減為3 dB，阻帶衰減為60 dB。該濾波器具有邊沿陡峭、通帶內失真小的特點，信號經過該濾波器可以得到平滑的正、余弦波。

AD9854的讀寫方式有串行和并行兩種，通過S/P SELSET引腳的電平設置，本設計中將其接高電平，使DDS工作在并行模式。

2.2 頻率相位檢測模塊

頻率相位檢測模塊有乘法器、濾波器和AD轉換器組成。假定被測網絡輸出的信號為：

[x=Asinωt+?] （2）

正交掃頻信號源輸出的正弦波為：

[x1=Bsinω0t] （3）

余弦波為：

[x2=Bcosω0t] （4）

正弦信號與被測信號經乘法器后得到：

[y1=AB2cosωx+?-ω0t-cosωx+?+ω0t] （5）

余弦信號與被測信號經乘法器后得到：

[y2=AB2sinωx+?-ω0t+sinωx+?+ω0t] （6）

當[ω=ω0]時，乘法器的輸出為：

[y1=AB2cos ?-cos2ω0t+?] （7）

[y2=AB2sin ?+sin2ω0t+?] （8）

進一步，經過低通濾波器，濾除高頻信號，可以得到輸出結果為：

[y1=AB2cos ?] （9）

[y2=AB2sin ?] （10）

濾波器采用由集成運放AD824搭建的二階有源低通濾波器。其電路如圖3所示

圖3 二階有源低通濾波電路

其中截止頻率為[fc=12πR1R2C1C2]。

A/D轉換器選用TI公司生產的6通道輸入、16位高精度模數轉換芯片ADS8365，該芯片工作在5 MHz時鐘頻率時，采樣率最高可達250 kHz，足可以滿足系統的實時性要求。

2.3 控制及處理模塊

頻率特性測試儀的控制和處理模塊采用XC2S30，該芯片是Xilinx公司生產Spartan 2系列的FPGA，具有豐富的門陣列資源，32 Kb的緩沖資源，可以實現復雜的邏輯控制。測試儀中主要用其進行時序控制，實現DDS信號源頻率和相位控制、相位檢測模塊信號采集、顯示模塊控制等功能。DDS、ADC、顯示模塊數據和控制引腳均與XC2S30相連，為FPGA作為系統控制核心提供硬件保障。

FPGA控制AD9854的數據和地址輸入通道，實現信號源輸出信號頻率和相位的變化，使得DDS芯片輸出兩路正交信號，其中IOUT1輸出相位為0的正弦信號，IOUT2輸出相位為0的余弦信號，且頻率從1～40 MHz連續掃頻輸出，一次掃描時間為2 s，步進為100 kHz。

FPGA控制ADC采集濾波器輸出的兩路信號，將模擬信號轉換成數字信號，并將結果通過16數據線傳輸到FPGA中。

3 系統軟件設計

3.1 DDS芯片的操作與控制方式

AD9854工作在并行模式下時，首先將并行數據從FPGA寫入I/O端口緩沖寄存器中，然后在數據更新管腳（I/O UD CLK）出現上升沿時，將數據由緩沖寄存器傳送到DDS內核中，進而實現DDS輸出更新參數后的信號。FPGA控制 AD9854工作流程如圖4所示。

從圖4中可以看出，具體操作步驟：

（1） 復位AD9854，即通過71管腳（MASTER RESET）保持10個系統時鐘周期的高電平；

（2） 寫控制寄存器。設置數據更新方式、工作模式、鎖相環倍數（相應的具體參數）、開啟和屏蔽相應的功能；

（3） 寫數據寄存器。設置掃頻的起始頻率和終止頻率分別為1 MHz和120 MHz，掃頻步進為100 kHz，掃頻斜率為XXX；

（4） 控制DDS芯片開始掃頻。

圖4 工作流程圖

3.2 AD芯片的操作與控制方式

XC2S30向ADC提供5 MHz的輸入時鐘，并與ADC的16位并行模式的輸出數據線及相關控制管腳相連接，通過程序對相關管腳高低電平的設置為該芯片提供控制信號，實現控制模/數轉換和數據的讀取。XC2S30通過控制HOLDX信號觸發一次數據轉換，轉換完成后，新的數據被鎖存至輸出寄存器，經過轉換結束信號EOC判讀后，通過并行16位數據線A15?A0將數據讀入XC2S30，同時XC2S30也可以通過BYTE引腳選擇ADC數據輸出模式。根據實際應用情況，本設計采樣率設置為5 kHz。

4 實驗結果

采用AFG?3051信號發生器提供正弦信號，通過本文設計的正弦信號頻率測試儀進行幅值、頻率和相位三要素的測量， 實驗結果表明：幅頻測量誤差的絕對值≤0.5 dB，相頻測量誤差的絕對值≤5°。

5 結 語

本文設計的正弦信號頻率測試儀信號源基于DDS技術構成，具有高性價比、低相噪低雜散數字化的特點，能夠實現掃頻信號快速而精確地控制；數據處理和控制采用FPGA技術員，具有成本低、開發時間短、易于系統功能擴展等優點。該頻率測試儀能體積小、重量輕，能廣泛應用于正弦信號的測量，具有較高的應用價值。

參考文獻

[1] 徐麗燕.正弦信號測試儀的設計[J].計算機測量與控制，2009，17（12）：2564?2567.

[2] 王成華，葉佳.基于AD9854的多功能信號源設計[J].解放軍理工大學學報，2006，7（2）：126?129.

[3] 吳銀標，謝華，付在明.基于AD9854的DDS+PLL的時鐘源設計[J].電子測量技術，2011，34（8）：60?62.

[4] 梁睿.基于DSP和DDS的信號發生器硬件設計及可靠性研究[D].武漢：武漢理工大學，2012.

[5] 栗明.基于單片機的多功能DDS信號源的設計[J].數字技術與運用，2012（10）：53?55.

[6] 黃志林.基于FPGA的并行DDS技術研究[J].現代電子技術，2013，36（7）：54?56.

從圖4中可以看出，具體操作步驟：

（1） 復位AD9854，即通過71管腳（MASTER RESET）保持10個系統時鐘周期的高電平；

（2） 寫控制寄存器。設置數據更新方式、工作模式、鎖相環倍數（相應的具體參數）、開啟和屏蔽相應的功能；

（3） 寫數據寄存器。設置掃頻的起始頻率和終止頻率分別為1 MHz和120 MHz，掃頻步進為100 kHz，掃頻斜率為XXX；

（4） 控制DDS芯片開始掃頻。

圖4 工作流程圖

3.2 AD芯片的操作與控制方式

XC2S30向ADC提供5 MHz的輸入時鐘，并與ADC的16位并行模式的輸出數據線及相關控制管腳相連接，通過程序對相關管腳高低電平的設置為該芯片提供控制信號，實現控制模/數轉換和數據的讀取。XC2S30通過控制HOLDX信號觸發一次數據轉換，轉換完成后，新的數據被鎖存至輸出寄存器，經過轉換結束信號EOC判讀后，通過并行16位數據線A15?A0將數據讀入XC2S30，同時XC2S30也可以通過BYTE引腳選擇ADC數據輸出模式。根據實際應用情況，本設計采樣率設置為5 kHz。

4 實驗結果

采用AFG?3051信號發生器提供正弦信號，通過本文設計的正弦信號頻率測試儀進行幅值、頻率和相位三要素的測量， 實驗結果表明：幅頻測量誤差的絕對值≤0.5 dB，相頻測量誤差的絕對值≤5°。

5 結 語

本文設計的正弦信號頻率測試儀信號源基于DDS技術構成，具有高性價比、低相噪低雜散數字化的特點，能夠實現掃頻信號快速而精確地控制；數據處理和控制采用FPGA技術員，具有成本低、開發時間短、易于系統功能擴展等優點。該頻率測試儀能體積小、重量輕，能廣泛應用于正弦信號的測量，具有較高的應用價值。

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[6] 黃志林.基于FPGA的并行DDS技術研究[J].現代電子技術，2013，36（7）：54?56.

從圖4中可以看出，具體操作步驟：

（1） 復位AD9854，即通過71管腳（MASTER RESET）保持10個系統時鐘周期的高電平；

（2） 寫控制寄存器。設置數據更新方式、工作模式、鎖相環倍數（相應的具體參數）、開啟和屏蔽相應的功能；

（3） 寫數據寄存器。設置掃頻的起始頻率和終止頻率分別為1 MHz和120 MHz，掃頻步進為100 kHz，掃頻斜率為XXX；

（4） 控制DDS芯片開始掃頻。

圖4 工作流程圖

3.2 AD芯片的操作與控制方式

XC2S30向ADC提供5 MHz的輸入時鐘，并與ADC的16位并行模式的輸出數據線及相關控制管腳相連接，通過程序對相關管腳高低電平的設置為該芯片提供控制信號，實現控制模/數轉換和數據的讀取。XC2S30通過控制HOLDX信號觸發一次數據轉換，轉換完成后，新的數據被鎖存至輸出寄存器，經過轉換結束信號EOC判讀后，通過并行16位數據線A15?A0將數據讀入XC2S30，同時XC2S30也可以通過BYTE引腳選擇ADC數據輸出模式。根據實際應用情況，本設計采樣率設置為5 kHz。

4 實驗結果

采用AFG?3051信號發生器提供正弦信號，通過本文設計的正弦信號頻率測試儀進行幅值、頻率和相位三要素的測量， 實驗結果表明：幅頻測量誤差的絕對值≤0.5 dB，相頻測量誤差的絕對值≤5°。

5 結 語

本文設計的正弦信號頻率測試儀信號源基于DDS技術構成，具有高性價比、低相噪低雜散數字化的特點，能夠實現掃頻信號快速而精確地控制；數據處理和控制采用FPGA技術員，具有成本低、開發時間短、易于系統功能擴展等優點。該頻率測試儀能體積小、重量輕，能廣泛應用于正弦信號的測量，具有較高的應用價值。

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