基于Xilinx V5的DDR2數據解析功能實現

唐嵐

（北方工業大學 北京100144）

迅速而準確地監測雷達信號的方法對雷達的系統模擬[1]以及信號處理來說具有非常重要的意義。隨著雷達的廣泛應用，其性能也在快速提高，對發送信號控制的要求也越來越嚴格。雷達是利用無線電技術進行偵察和測距的設備。它可以發現目標，并可決定其存在的距離及方向。雷達將無線電波送出，然后經遠距離目標物的反射，而將此能量送回雷達的記發機。記發機與目標物間的距離，可由無線電波傳雷達的目標物，再由目標物回到雷達所需的時間計算出。精確地計算出雷達-目標物-雷達之間的無線電波傳輸時間就成為最為關鍵的步驟。本文就旨在通過脈沖波形來控制發射信號[2]，每來一個脈沖發送一次雷達信號，同時在雷達信號的發射過程中，對信號連續發射的時間進行精準的控制；發射時間也不是固定不變，可根據具體情況進行更改，此時對數據文件在FPGA中通過DDR做必要的處理已成為一種通行的方法。

1 系統模型

文中所設計的系統是在已有電路板卡 （包括PCI橋芯片，FPGA芯片，DDR芯片組等）的基礎上，根據指定的數據文件發送出脈沖波形，其結構框架如圖1所示。

圖1 系統總體結構圖Fig.1 Structure diagram of the power control unit tessst syste

本系統FPGA芯片采用的是Xilinx V5系列下的一款芯片。該芯片除了具有最先進的高性能邏輯架構外，還包含多種硬?IP?系統級模塊，包括強大的36 Kb Block RAM/FIFO、第二代25×18DSP Slice、帶有內置數控阻抗的SelectIO技術、ChipSync源同步接口模塊、系統監視器功能、帶有集成DCM（數字時鐘管理器）和鎖相環(PLL)時鐘發生器的增強型時鐘管理模塊、SPI和并行FLASH接口以及高級配置選項。符合PCIExpress基礎規范 (PCIExpress Base Specification)1.1，每模塊支持 1倍、2倍、4倍或 8倍通道寬度。

系統PCI管理芯片具有32位、66 MHz的PCI總線和局部總線，突發傳輸速率能達到264 MB/s，本地總線支持復用/非復用的32位地址/數據。有6種可編程FIFO，以實現零等待突發傳輸和異步操作。支持主模式、從模式、DMA傳輸方式。含有1個PCI仲裁器，2個獨立的DMA通道，對3.3 V和5 V的I/O信號電平容錯。PCI橋芯片主要實現系統與PCI總線的連接，主機可以通過PCI總線實現對板上所有資源的訪問。本系統的PCI橋芯片作為PCI總線主設備，以DMA方式與主機內存交換數據[3]。

DDR2[4]采用了在時鐘的上升/下降延同時進行數據傳輸的基本方式，DDR2內存擁有兩倍于DDR內存預讀取能力（即：4bit數據讀預取）。DDR2內存每個時鐘能夠以4倍外部總線的速度讀/寫數據，并且能夠以內部控制總線4倍的速度運行。本系統采用了兩組DDR2芯片，最大可容納256 M的數據容量。

SMA接口有兩種形式，標準的SMA是一端 “外螺紋+孔”，另一端“內螺紋+針”；反極性 RP-SMA是一端“外螺紋+針”，另一端為“內螺紋+孔”。本系統采用的標準形式，SMA接口具有雙向雙向傳輸數據的功能，即既可以接受數據也可以發送數據。

在該系統中，需要應用Matlab生成所需要的數據文件(.bin)，其數據文件內容格式具體要求為：包含4個通道，每個通道的數據位寬為32位，含有脈沖周期、脈沖寬度、脈沖個數等信息，并且文件中的數據可改動，如表1所示。將數據文件經由上位機通過PCI橋芯片發送至FPGA，FPGA接收該數據并將其緩存在FIFO中，然后轉存至DDR2中并進行地址解析，將DDR2接收到的數據做處理使其產生脈沖波形，此時如果收到一個發送脈沖波形的命令時，DDR2就將產生的脈沖波形發送出去，并通過SMA接口與用戶端相連接，同時要求各個通道的脈沖波形相互獨立，互不影響。

表1 數據文件格式Tab.1 The form of data file

2 系統程序控制設計

本系統采用板卡上自帶的50 MHz晶振時鐘[5]，通過PLL將其倍頻至100 MHz而作為生成脈沖波形的工作時鐘。為在Chipscope上抓圖觀測方便，可將據文件(.bin)的前3個通道的參數改小，圖2為數據文件的部分截圖，其中0-3豎列共32bit為第一通道的參數，4-7豎列為第二通道的參數，8-b豎列為第三個通道的參數，c-f豎列為第四個通道的參數。地址0h為第一、二、三、四通道的脈沖周期，地址1h為第一、二、三、四通道的脈沖寬度，地址2h為第一、二、三、四通道的脈沖個數,地址3h再為第一、二、三、四通道的脈沖周期...如此循環依次為脈沖周期、脈沖寬度和脈沖個數。

圖2 數據文件Fig.2 Data file

將圖2所示的數據文件通過PCI橋芯片下發至FPGA，提供給底層模塊使用。同時定義FPGA的復位寄存器和DDR2的工作寄存器，實現軟件復位，完成DDR2的讀寫控制設置。兩組DDR2控制子模塊是調用的Xilinx的MIG IP核。配置如圖3，由于含有兩組DDR2，所以其中的Number of Controllers應選擇2。

圖3 Xilinx的MIG IP核Fig.3 MIG IP cell of Xilinx

在完成DDR2的管腳定義后，需要參考DDR2的工作控制參考資料以實現DDR2的用戶定義，完成相關部分的程序代碼設計，其中app_af_cmd=3'h0時，DDR實現寫的指令，app_af_cmd=3'h1時，DDR2實現讀的指令。DDR2用到的時鐘是固定的200M時鐘，此時同樣需要用到晶振50 MHz時鐘通過PLL倍頻至200 MHz，以實現傳輸數據的有序控制，而不會產生時序上的混亂。

為了能夠實現4個通道數據傳輸的互不干擾，可以在程序代碼設計中使用狀態機進行控制，部分程序代碼如圖4所示，相對應的數據傳輸操作狀態轉移如圖5所示。同時只有正確接收到3個數據（脈沖周期、脈沖寬度、脈沖個數）時，脈沖才能正常的傳輸，所以需要用到兩個寄存器，第1個寄存器作為緩沖器用來接收數據，當緩沖器接收完3個數據時，將其3個數據同時發送至第2個寄存器，以控制輸出的脈沖波形。每接收到一個數據對其地址加1，以反過來讀取下一個地址的數據。

3 系統驗證結果與分析

在系統驗證的過程中，一旦系統接收到發送脈沖波形的命令后，就將數據文件解析成的脈沖波形通過DDR2發送，運用Xilinx自帶的Chipscope對發送出的脈沖波形進行監測[6]，結果如圖6所示。

圖4 狀態機程序代碼Fig.4 The code of statemachine

圖5 數據傳輸操作狀態轉移圖Fig.5 Data transport state

從圖6中可以看出4個通道的前3個脈沖個數分別為5,6,7，和圖2參數文件中數據的一致。通過SMA接口將波形連接到示波器上進行觀測，示波器上對應的1,2,3,4分別為第一、二、三、四通道的波形圖，觀測到的波形如圖7所示，和Chipscope上抓取的數據保持一致。為了進一步的驗證結果的正確性與否，我們以通道一為例，對其進行解釋，通過示波器引出波形，進一步驗證脈沖波形的周期和脈寬。以參數文件的00000090h:07D0h=2000d為例計算周期，2 000/100 M=20μs.如圖8所示。以000000A0h:C8h=200d為例計算脈寬，200/100M=2μs。如圖9所示。

圖6 脈沖波形監測圖Fig.6 Pulsewavesmonitor

圖7 示波器上觀測的脈沖波形結果Fig.7 Rsultwaves in oscilloscope

圖8 周期為20μsFig.8 Cyclewith 20μs

觀測圖形可看出通道1的周期為圖中箭頭部分的距離，為 5 μs×4=20 μs，結果正確。

圖9 脈寬為2μsFig.9 Pulse width with 2μs

觀測圖形可看出通道1的脈寬為圖中箭頭部分的距離，為 2μs，結果正確。

4 結論

文中設計并完成了一種基于Xilinx V5的DDR2的數據解析功能的實現，了解了CPCI總線與FPGA之間的通信協議過程，同時根據外部數據文件實現了對輸出的脈沖波形進行控制，檢測到的信號波形也準確無誤，有效的控制了發射時間，在雷達應用領域中具有一定的參考價值。

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