三維集成技術的現狀和發展趨勢

吳際　謝冬青

摘 要： 給出了三維技術的定義，并給眾多的三維技術一個明確的分類，包括三維封裝（3D?P）、三維晶圓級封裝（3D?WLP）、三維片上系統（3D?SoC）、三維堆疊芯片（3D?SIC）、三維芯片（3D?IC）。分析了比較有應用前景的兩種技術，即三維片上系統和三維堆疊芯片和它們的TSV技術藍圖。給出了三維集成電路存在的一些問題，包括技術問題、測試問題、散熱問題、互連線問題和CAD工具問題，并指出了未來的研究方向。

關鍵詞： 三維集成電路； 三維晶圓級封裝； 三維堆疊技術； 三維片上系統

中圖分類號： TN431.2?34 文獻標識碼： A 文章編號： 1004?373X（2014）06?0104?04

依靠減小特征尺寸來不斷提高集成度的方式因為特征尺寸越來越小而逐漸接近極限，而三維芯片則是繼續延續摩爾定律的最佳選擇[1]。理想的三維芯片是在硅片上交替的制造器件層和布線層，由于難度較大，現階段基本無法實現。目前的三維芯片，本質上是封裝技術的一種延伸，是將多個裸晶片（die）堆疊起來，這種技術允許基本電路元件在垂直方向堆疊，而不是僅僅在平面互連。三維芯片的主流技術有兩種：SOI技術[2]和純硅技術[3]，TSV最小間距可達6 mm，最小直徑可達2 mm，即將走向量產階段，成為主流技術[4]。

三維芯片優勢很多，除了明顯的提高集成度之外，更小的垂直互連，還可提高互連速度和減小最長全局連線。同時，連線的縮短會減少長連線上中繼器的數量，從而減少功耗[5]。因為堆疊的晶片可以是不同工藝的，三維芯片非常符合片上系統（System?on?Chip，SoC）的需求，生產異構的復雜系統。三維芯片符合未來的高性能計算和多核/眾核處理器的需求。目前IBM和Intel都紛紛在眾核處理器中試用三維堆疊技術，如IBM的Cyclops系統[6]和Intel的萬億次計算系統[7]。

1 三維互連技術定義

為了能夠對三維技術的前景有個更清晰的了解，首先需要確定三維技術的定義，并給眾多的技術一個明確的分類[8]。組成電子系統的基本模塊為晶體管、二極管、被動電路元件、MEMS等。通常電子系統由兩部分組成：基本模塊和用于連接它們的復雜的互連系統?；ミB系統是分級別的，從基本模塊之間窄而短的連線到電路塊之間的長連線。設計良好的集成電路，線網會分為本地互連線、中層互連線和頂層互連線。電路也是分級別的，則從晶體管、邏輯門、子電路、電路塊到最后的帶引腳的整電路。如今被稱為三維技術的，是一種特別的通孔技術，這種技術允許基本電路元件在垂直方向堆疊，而不是僅僅在平面互連。這是三維集成技術的最顯著特征，它帶來了單位面積上的高集成度。三維互連技術，指的是允許基本電子元件垂直堆疊的技術。這里的基本電子元件指的是基本電子器件，例如晶體管、二極管、電阻、電容和電感。三維互連技術相關的一些定義見表1。

表1 三維互連技術的定義及特征

3D?Packaging（3D?P）：使用傳統包裝技術的三維集成，例如引線鍵合（wirebonding），層疊封裝（package?on?package stacking）或嵌入PCB板。

3D?Wafer?Level?Packaging（3D?WLP）：使用晶圓級封裝技術的三維集成，在晶圓制造之后進行，例如倒裝封裝、fan?in和fan?out重構晶圓級封裝。

3D?System?on?Chip（3D?SoC）：做為片上系統（System?on?Chip，SoC）設計的電路，但是用堆疊的多層晶片實現的。三維互連直接連接不同晶片上的電路塊。這種互連是全局級別的互連，可以允許大量的使用IP塊。

3D?Stacked?Integrated?Circuit（3D?SIC）：允許三維堆疊棧中的不同層的電路塊之間有直接的互連，這種互連是頂層和中層級別的互連線。這種三維堆疊棧由一系列的前段工藝（器件）和后段工藝（互連線）的交替堆疊而成的。

3D?Integrated?Circuit（3D?IC）：由各種有源器件直接堆疊而成。這里的互連是本地級的。這種三維堆棧是由器件和互連線混合堆疊而成的。

在上述介紹了很多實現三維互連的技術。其中備受關注的一個是硅通孔TSV技術，這個技術被廣泛的用于3D?WLP， 3D?SoC和 3D?SIC的互連線中。

硅通孔（Through Silicon Via，TSV），也叫硅穿孔，是一種穿透硅晶圓的器件層的垂直電連接[3]。具體的說，TSV就是用來連通晶圓上下兩邊的通孔，在通孔中灌注導體形成連線。灌注的導體可以根據其具體工藝來確定，如導電材料銅、鎢以及多晶硅，并用絕緣層（常為二氧化硅）將TSV導電材料與基底隔離開。這層絕緣層也確定了TSV主要的寄生電容及熱性能。TSV導體與通孔壁之間鍍有一層很薄的阻礙層（如鉭），用來阻止導體中的金屬原子向硅基底滲透。TSV通孔的形成有Bosch深反應性離子蝕刻（Bosch Deep Reactive Ion Etching，Bosch DRIE）、雷射鉆孔（laser drilling）、低溫型深反應性離子蝕刻（cryogenic DRIE）和各種濕式蝕刻（等向性和非等向性蝕刻）技術。在通孔形成的工藝上，特別強調其輪廓尺寸一致性，導孔不能有殘渣，且通孔的形成必須滿足相當高的速度要求。

有很多方法可用于實現基于TSV的3D?SIC和3D?WLP，不過大致都劃分為如下工序：硅通孔階段、晶圓減薄、薄晶圓處理和背部處理、三維鍵合。這些工序的順序可能不同，會產生一系列的工藝流程。這些工藝流程可以按照四種特征來分類，具體如下：

（1） 按照TSV過程與器件擴散過程的先后順序（見圖1）。先通孔：通孔工藝在前段工藝（Front?End of Line，FEOL）之前；采用這種技術使用的導電材料需要承受后段工藝的高溫熱沖擊（常大于1 000 oC），所以只能選擇多晶硅為通孔材料；中通孔：通孔工藝在前段工藝FEOL器件制造之后，但是在后段工藝（back?end of line，BEOL）互連線之前；后通孔：通孔工藝在后段工藝之后，或與互連線工藝集成在一起進行；采用這種技術可以使用金屬材料如銅和鎢。

（2） 根據TSV工藝與三維鍵合工藝的順序來劃分：TSV工藝在三維鍵合工藝之前或者之后。

（3） 根據晶圓減薄與三維鍵合工藝的順序來劃分：晶圓減薄工藝在三維鍵合工藝之前或者之后。

（4） 根據三維鍵合工藝來劃分：分為晶圓到晶圓（Wafer?to?Wafer，W2W）[9]鍵合、晶片到晶圓（Die?to?Wafer，D2W）[10?11]鍵合、晶片到晶片（Die?to?Die，D2D）[12?14]鍵合三種。采用的晶圓鍵合方法，包括：氧化物融熔鍵合（oxide fusion bonding）、聚合物黏著鍵合（polymer adhesive bonding） 、金屬?金屬鍵合（metal?metal bonding）。其中，金屬?金屬鍵合又可分為：金屬融熔鍵合（metal fusion bonding）和金屬共晶鍵合 （metal eutectic bonding），如：銅錫共晶（Cu?Sn eutectic）等。

以上是按照四種主要的特征來劃分，除此以外，還可以按照另外的特征來劃分，例如F2F（face?to?face）鍵合或者B2F（back?to?face）鍵合等。上面定義的通用流程特征可應用于3D?WLP和3D?SIC的頂層互連線和中層互連線。

對于3D?WLP TSV技術，后通孔的路徑是最重要的，它在三維鍵合之前完成，可以是前面TSV（TSV與互連線在器件的同側）或者是背面TSV（TSV在器件背面）。這些方法不僅僅可以用于平常的半導體技術，而且可以用于無源器件或者混合信號模塊。另外，與TSV相關的問題還包括成品率、TSV可靠性、TSV寄生效應、TSV冗余、熱通孔等問題，均是研究熱點。

2 三維技術藍圖

依據上文的三維互連線級別和三維工藝的定義，給出了每個級別的TSV的發展藍圖如表2，表3所示[8]。對于3D?SIC，它分兩個互連線級別，具體如下：頂層互連線級別的3D?SIC和3D?SoC。這種技術允許W2W， D2W和D2D堆疊。這種三維TSV工序一般與硅晶圓的制造生產線集成在一起，而三維鍵合工序一般在硅工序之外。中層互連線級別的3D?SIC，例如小電路塊的三維堆疊。這種技術一般是W2W堆疊。三維TSV工序與三維鍵合工序都集成在硅制造生產線之中。

表2 頂層互連線級別的3D?SIC/3D?SoC發展藍圖

Intel認為三維芯片是未來芯片的發展趨勢，它會帶來架構的極大改變，未來即將邁入三維時代。Intel實驗室與臺灣工研院有合作開發采用三維芯片架構的低功耗內存技術，該技術將來可應用在百萬級計算、超大規模云數據中心等大型系統以及智能手機、Ultrabook、平板計算機等移動系統中。Amkor公司和位于比利時的納米電子和納米技術研究中心IMEC，將合作開發成本效益高的基于晶圓級三維集成技術。許多公司如IBM；Amkor，Intel，IMEC，Samsung，Qimonda AG，德州儀器、Tessera，Tezzaron，Ziptronix，Xanoptix，ZyCube都在研究三維集成技術；TSMC（臺灣）、Tezzaron、特許（新加坡）已有晶圓廠宣布有意將TSV技術量產，這些都是三維技術走向量產階段、成為主流技術的前兆。

表3 中層互連線級別的3D?SIC發展藍圖

3 三維集成技術面臨的挑戰

成功的發展三維集成電路是一個綜合復雜的問題，這個過程中面臨多種挑戰，需要克服很多問題。本文列出了幾個最關鍵的問題，具體如下：

（1） 技術限制。三維集成技術的工藝還不完善。現在比較成熟的技術我們俗成2.5D，采用的bond?pad方式連線的晶圓級封裝技術?；赥SV的三維堆疊技術目前已能實現，但是尚未大規模量產和一個完整的量產方案。例如是先通孔還是后通孔，三維集成是采用原有的設備改裝還是全新的技術，是否會產生一種全新的三維集成廠，負責專門的三維集成工作，這些各個公司都有自己的研究方案，但尚未形成成熟的技術路線。

（2） 測試問題。測試技術也面臨挑戰，傳統測試技術是針對單層系統設計的，未提供針對多層芯片集成的整體系統測試技術。

（3） 三維互連的設計問題。三維互連設計的問題主要表現在：第一，三維芯片中個各層可能是采用不用工藝完成的，要綜合的對不同的層進行互連設計難度很大?，F在常用的方法是，先進行一個三維劃分，然后再進行各個層內的設計；第二，跨越幾個層的全局互連線，例如時鐘和電源電路，均需要重新考慮設計問題。

（4） 散熱問題。在二維集成電路中，芯片發熱已經對電路性能和可靠性產生了重要影響，采用三維工藝后，有源器件集成密度的大幅提升促使芯片功耗劇增，加之芯片內部使用的電介質填充材料導熱性能不佳，種種不利因素使得三維集成電路芯片散熱問題雪上加霜，散熱問題成為集成電路物理設計中必須首先考慮的難點問題之一。目前也提出了很多解決熱量問題的方案，但是并沒有一個公認的完善的解決方案。

（5） CAD工具問題。集成電路的計算機輔助設計作為芯片設計的關鍵技術，對芯片性能、功耗、工作溫度、設計?制造通過率等都有著巨大影響，是三維集成電路發展的基石。過去幾年來三維集成工藝的發展成熟，使得人們已開始在三維集成電路方面開展積極的探索，但是目前的三維集成電路的CAD軟件尚不完善，大部分均為現有的二維CAD軟件的簡單擴展，還沒有一個通用的全面的軟件。

4 結 語

CMOS集成電路發展至今，傳統二維（2D）平面集成工藝已達集成密度極限，為了提升芯片性能，集成更多晶體管，就必須增加芯片尺寸，而芯片尺寸增加帶來全局互連距離的延長，從而引發了更嚴峻的互連問題：延時增加、噪聲、信號串擾問題不斷加劇限制了數據總線帶寬，互連問題成為二維集成電路的瓶頸。要克服互連線帶寬限制，必須實質性地改變設計方法。

三維集成電路是傳統二維集成電路從傳統平面集成方式向垂直方向立體集成方式的延伸。三維集成電路的優勢在于：多層器件重疊結構使芯片集成密度成倍提高；TSV結構使互連長度大幅度縮短，提高傳輸速度并降低了功耗；重疊結構使單元連線縮短，并使并行信號處理成為可能，提高了芯片的處理能力；多種工藝，如CMOS、MEMS、SiGe、GaAs混合集成，使集成電路功能多樣化；減少封裝尺寸，降低設計和制造成本。本文給出了三維技術的定義，并給眾多的三維技術一個明確的分類，包括三維封裝（3D?P）、三維晶圓級封裝（3D?WLP）、三維片上系統（3D?SoC）、三維堆疊芯片（3D?SIC）、三維芯片（3D?IC）。給出了比較有應用前景的幾種技術，三維片上系統和三維堆疊芯片的技術藍圖。最后，分析了三維集成電路存在的一些問題，包括技術問題、測試問題、散熱問題、互連線問題和CAD工具問題，并指出了未來的研究方向。

參考文獻

[1] BANSAL S. 3?d stacked die： Now or future？[C]// Proceedings of Design Automation Conference. [S.l.]： DAC， 2010： 298?299.

[2] KOESTER S J. Wafer?level 3d integration technology [J]. IBM Journal of Research and Development， 2008， 52（6）： 583?597.

[3] PATTI R S. Three?dimensional integrated circuits and the future of system?on?chip designs [J]. Proceedings of the IEEE， 2006， 94（6）： 1214?1224.

[4] PAVLIDIS V F， FRIEDMAN E G. Interconnect?based design methodologies for three?dimensional integrated circuits [J]. Proceedings of the IEEE， 2009， 97： 123?140.

[5] ZHANG R， ROY K， KOH C?K， JANES D B. Stochastic interconnect modeling， power trends， and performance characterization of 3?d circuits [J]. IEEE Transactions on Electron Devices， 2001， 48（4）： 638?652.

[6] ZHANG Y. A study of the on?chip interconnection network for the ibm cyclops64 multi?core architecture [C]// Proceedings of Parallel and Distributed Processing Symposium. [S.l.]： PDPS， 2006： 10?14.

[7] Anon. Addressing the challenges of tera?scale computing [J]. Intel Technology Journal， 2009，13（4）： 1?11.

[8] Anon. International technology roadmap for semiconductors [R/OL]. [2013?07?02]. http：// www.semiconductors.org.

[9] TAOUIL M， HAMDIOUI S. Yield improvement for 3d wafer?to?wafer stacked memories [J]. Journal of Electronic Testing?Theory and Applications， 2012， 28（4）： 523?534.

[10] CHOI W K. A novel die to wafer （d2w） collective bonding method for mems and electronics heterogeneous 3D integration [C]. Proceedings of 2010 60th Electronic Components and Technology Conference. [S.l.]： ECTC， 2010： 829?833.

[11] TAOUIL M. Test impact on the overall die?to?wafer 3d stacked IC cost [J]. Journal of Electronic Testing?Theory and Applications， 2012， 28（1）： 15?25.

[12] BOWMAN K A. Impact of die?to?die and within?die parameter variations on the clock frequency and throughput of multi?core processors [J]. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2009， 17（12）： 1679?1690.

[13] MOSTAFA H， ANIS M， ELMASRY M. A novel low area overhead direct adaptive body bias （d?abb） circuit for die?to?die and within?die variations compensation [J]. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2011， 19（10）： 1848?1860.

[14] MOSTAFA H， ANIS M H， ELMASRY M. Analytical soft error models accounting for die?to?die and within?die variations in sub?threshold SRAM cells [J]. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2011， 19（2）： 182?195.

三維集成電路是傳統二維集成電路從傳統平面集成方式向垂直方向立體集成方式的延伸。三維集成電路的優勢在于：多層器件重疊結構使芯片集成密度成倍提高；TSV結構使互連長度大幅度縮短，提高傳輸速度并降低了功耗；重疊結構使單元連線縮短，并使并行信號處理成為可能，提高了芯片的處理能力；多種工藝，如CMOS、MEMS、SiGe、GaAs混合集成，使集成電路功能多樣化；減少封裝尺寸，降低設計和制造成本。本文給出了三維技術的定義，并給眾多的三維技術一個明確的分類，包括三維封裝（3D?P）、三維晶圓級封裝（3D?WLP）、三維片上系統（3D?SoC）、三維堆疊芯片（3D?SIC）、三維芯片（3D?IC）。給出了比較有應用前景的幾種技術，三維片上系統和三維堆疊芯片的技術藍圖。最后，分析了三維集成電路存在的一些問題，包括技術問題、測試問題、散熱問題、互連線問題和CAD工具問題，并指出了未來的研究方向。

參考文獻

[1] BANSAL S. 3?d stacked die： Now or future？[C]// Proceedings of Design Automation Conference. [S.l.]： DAC， 2010： 298?299.

[2] KOESTER S J. Wafer?level 3d integration technology [J]. IBM Journal of Research and Development， 2008， 52（6）： 583?597.

[3] PATTI R S. Three?dimensional integrated circuits and the future of system?on?chip designs [J]. Proceedings of the IEEE， 2006， 94（6）： 1214?1224.

[4] PAVLIDIS V F， FRIEDMAN E G. Interconnect?based design methodologies for three?dimensional integrated circuits [J]. Proceedings of the IEEE， 2009， 97： 123?140.

[5] ZHANG R， ROY K， KOH C?K， JANES D B. Stochastic interconnect modeling， power trends， and performance characterization of 3?d circuits [J]. IEEE Transactions on Electron Devices， 2001， 48（4）： 638?652.

[6] ZHANG Y. A study of the on?chip interconnection network for the ibm cyclops64 multi?core architecture [C]// Proceedings of Parallel and Distributed Processing Symposium. [S.l.]： PDPS， 2006： 10?14.

[7] Anon. Addressing the challenges of tera?scale computing [J]. Intel Technology Journal， 2009，13（4）： 1?11.

[8] Anon. International technology roadmap for semiconductors [R/OL]. [2013?07?02]. http：// www.semiconductors.org.

[9] TAOUIL M， HAMDIOUI S. Yield improvement for 3d wafer?to?wafer stacked memories [J]. Journal of Electronic Testing?Theory and Applications， 2012， 28（4）： 523?534.

[10] CHOI W K. A novel die to wafer （d2w） collective bonding method for mems and electronics heterogeneous 3D integration [C]. Proceedings of 2010 60th Electronic Components and Technology Conference. [S.l.]： ECTC， 2010： 829?833.

[11] TAOUIL M. Test impact on the overall die?to?wafer 3d stacked IC cost [J]. Journal of Electronic Testing?Theory and Applications， 2012， 28（1）： 15?25.

[12] BOWMAN K A. Impact of die?to?die and within?die parameter variations on the clock frequency and throughput of multi?core processors [J]. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2009， 17（12）： 1679?1690.

[13] MOSTAFA H， ANIS M， ELMASRY M. A novel low area overhead direct adaptive body bias （d?abb） circuit for die?to?die and within?die variations compensation [J]. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2011， 19（10）： 1848?1860.

[14] MOSTAFA H， ANIS M H， ELMASRY M. Analytical soft error models accounting for die?to?die and within?die variations in sub?threshold SRAM cells [J]. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2011， 19（2）： 182?195.

三維集成電路是傳統二維集成電路從傳統平面集成方式向垂直方向立體集成方式的延伸。三維集成電路的優勢在于：多層器件重疊結構使芯片集成密度成倍提高；TSV結構使互連長度大幅度縮短，提高傳輸速度并降低了功耗；重疊結構使單元連線縮短，并使并行信號處理成為可能，提高了芯片的處理能力；多種工藝，如CMOS、MEMS、SiGe、GaAs混合集成，使集成電路功能多樣化；減少封裝尺寸，降低設計和制造成本。本文給出了三維技術的定義，并給眾多的三維技術一個明確的分類，包括三維封裝（3D?P）、三維晶圓級封裝（3D?WLP）、三維片上系統（3D?SoC）、三維堆疊芯片（3D?SIC）、三維芯片（3D?IC）。給出了比較有應用前景的幾種技術，三維片上系統和三維堆疊芯片的技術藍圖。最后，分析了三維集成電路存在的一些問題，包括技術問題、測試問題、散熱問題、互連線問題和CAD工具問題，并指出了未來的研究方向。

參考文獻

[1] BANSAL S. 3?d stacked die： Now or future？[C]// Proceedings of Design Automation Conference. [S.l.]： DAC， 2010： 298?299.

[2] KOESTER S J. Wafer?level 3d integration technology [J]. IBM Journal of Research and Development， 2008， 52（6）： 583?597.

[3] PATTI R S. Three?dimensional integrated circuits and the future of system?on?chip designs [J]. Proceedings of the IEEE， 2006， 94（6）： 1214?1224.

[4] PAVLIDIS V F， FRIEDMAN E G. Interconnect?based design methodologies for three?dimensional integrated circuits [J]. Proceedings of the IEEE， 2009， 97： 123?140.

[5] ZHANG R， ROY K， KOH C?K， JANES D B. Stochastic interconnect modeling， power trends， and performance characterization of 3?d circuits [J]. IEEE Transactions on Electron Devices， 2001， 48（4）： 638?652.

[6] ZHANG Y. A study of the on?chip interconnection network for the ibm cyclops64 multi?core architecture [C]// Proceedings of Parallel and Distributed Processing Symposium. [S.l.]： PDPS， 2006： 10?14.

[7] Anon. Addressing the challenges of tera?scale computing [J]. Intel Technology Journal， 2009，13（4）： 1?11.

[8] Anon. International technology roadmap for semiconductors [R/OL]. [2013?07?02]. http：// www.semiconductors.org.

[9] TAOUIL M， HAMDIOUI S. Yield improvement for 3d wafer?to?wafer stacked memories [J]. Journal of Electronic Testing?Theory and Applications， 2012， 28（4）： 523?534.

[10] CHOI W K. A novel die to wafer （d2w） collective bonding method for mems and electronics heterogeneous 3D integration [C]. Proceedings of 2010 60th Electronic Components and Technology Conference. [S.l.]： ECTC， 2010： 829?833.

[11] TAOUIL M. Test impact on the overall die?to?wafer 3d stacked IC cost [J]. Journal of Electronic Testing?Theory and Applications， 2012， 28（1）： 15?25.

[12] BOWMAN K A. Impact of die?to?die and within?die parameter variations on the clock frequency and throughput of multi?core processors [J]. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2009， 17（12）： 1679?1690.

[13] MOSTAFA H， ANIS M， ELMASRY M. A novel low area overhead direct adaptive body bias （d?abb） circuit for die?to?die and within?die variations compensation [J]. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2011， 19（10）： 1848?1860.

[14] MOSTAFA H， ANIS M H， ELMASRY M. Analytical soft error models accounting for die?to?die and within?die variations in sub?threshold SRAM cells [J]. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2011， 19（2）： 182?195.