基于DSP的CCD信號采集控制系統(tǒng)設計

摘 要：介紹了CCD信號采集電路的設計過程，該設計由單片機產(chǎn)生CCD內部垂直移位寄存器工作所需的轉移脈沖，并由TMS320LF2407A芯片產(chǎn)生CCD水平移位脈沖和復位脈沖，然后在CCD輸出信號之后設計了模數(shù)轉換和數(shù)據(jù)存儲電路，再由DSP和單片機共同控制DSP和數(shù)據(jù)存儲FIFO之間的數(shù)據(jù)讀取，從而可以實現(xiàn)DSP對CCD信號的處理，最終實現(xiàn)對目標的測量。

關鍵詞：電荷耦合器件（CCD）；數(shù)字信號處理器（DSP）；A/D轉換器；數(shù)據(jù)存儲

中圖分類號：TN79 文獻標識碼：A 文章編號：2095-1302（2014）01-0031-02

0 引 言

電荷耦合器件（Charge Coupled Devices，CCD）以電荷轉移為核心，是一種使用非常廣泛的固體圖像傳感器，它是以電荷包的形式存儲和傳遞信息的半導體表面器件，是在MOS（Metal Oxide Semiconductor）結構存儲器的基礎上發(fā)展起來的。當對CCD施加特定的時序脈沖時，其存儲的電荷可在CCD內部作定向傳輸而實現(xiàn)自掃描。由于它具有光電轉換、信息存儲和延時功能、而且集成度高、功耗小、所以廣泛應用于圖像拍攝、無接觸攝影測量、光學字符識別的領域中[1]。

1 系統(tǒng)總體介紹

本設計以DSP芯片為核心，結合單片機AT89S52控制CCD驅動脈沖信號的產(chǎn)生，A/D轉換以及數(shù)據(jù)存儲電路的數(shù)據(jù)讀入與讀出，其系統(tǒng)總體框圖如圖1所示[2]。

2 CCD驅動電路設計

本系統(tǒng)采用的是Sony ICX038BLA 面陣CCD。圖2所示是ICX038BLA的引腳配置圖及內部結構示意圖。該CCD采用隔行轉移型圖像信息輸出方式，有效像素單元為768（H）×494（V），單個像素尺寸為8.4 μm（H）×9.8 μm （V），具有靈敏度高、暗電流小、連續(xù)可調電子快門、水平移位寄存器+5 V驅動等一系列優(yōu)點[3]。在此CCD驅動電路設計中主要考慮CCD水平移位驅動脈沖以及垂直移位脈沖的設計。驅動電路框圖如圖3所示。

2.1 CCD水平移位驅動脈沖和復位脈沖

為了使系統(tǒng)正常工作，CCD的驅動脈沖信號應由DSP處理器產(chǎn)生。LF2407A DSP處理器的片內含有兩個事件管理模塊EVA和EVB，每個事件管理器包括通用定時器、比較單元等電路。

每個定時器都有自己的比較寄存器TxCMPR及其PWM輸出引腳TxPWM。定時器的值總是與相關的比較寄存器的值進行比較，當定時器的計數(shù)器的值與比較寄存器的值相等時，就產(chǎn)生了比較匹配。如果比較使能的話，相應引腳的輸出將發(fā)生跳變，且跳變的極性可由用戶通過軟件進行設置。利用片內事件管理器資源產(chǎn)生的脈沖控制信號，并經(jīng)T1PWM、T2PWM的引腳輸出[2]。在此電路中，用單片機的P1.1口控制與非門從而靈活控制CCD輸出時間，來配合后續(xù)采集電路的工作。

2.2 CCD垂直移位寄存器驅動脈沖

垂直移位脈沖信號SUB用來控制曝光時間，也就是通常所說的光積分時間；V1～V4控制垂直移位寄存器中的電荷信號向水平移位寄存器移動；

CCD的垂直移位寄存器的電壓不等于+5 V，因此需要外加垂直時鐘驅動芯片CXD1267AN，把輸入為TTL電平的SUB、V1～V4邏輯信號轉變成-9 V/0 V/+15 V三個等級的邏輯脈沖，這樣就需要引入兩個時序脈沖XSG1和XSG2，用來分別控制V 1和V 3。為了得到真正有效的電荷信號，根據(jù)ICX038BLA芯片資料中的垂直移位寄存器驅動電壓要求，CXD1267的輸入引腳XSHT，XV2，XV1，XSG1，XV3，XSG2，XV4分別與P2.1～P2.7一一對應，因此可以用單片機延遲指令及指令本身的執(zhí)行時間來控制電荷信號的轉移 [3]。

根據(jù)CCD信號輸出的狀態(tài)，可確定CCD輸入引腳SUB（V1～V4）的值，再結合表1中CXD1267輸入與輸出的關系，進而確定P2.1～P2.7的值，然后根據(jù)CCD垂直驅動脈沖的持續(xù)時間，最后利用單片機的延遲指令實現(xiàn)CCD垂直移位寄存器的驅動脈沖。

3 信號采集及存儲電路

在進行CCD信號采集之前，需要將信號進行模數(shù)轉換，模數(shù)轉換器采用TLC5540I。TLC5540芯片采用了改進的半閃結構，具有高速度、低功耗和低價格的特點。從CCD輸出的模擬信號在進入A/D之前必須經(jīng)過放大器放大[4]。在CCD的輸出信號中有一部分無效的信號，因此用P1.3來控制A/D轉換器的轉換脈沖，這樣可轉換有效的CCD輸出信號。考慮到A/D和FIFO的工作時序關系，將CLK信號延遲后送入FIFO芯片[4]。

AL422B：是由AverLogic公司推出的存儲容量為3 Mb的視頻幀存儲器。AL422B由于容量很大，可存儲1幀圖像的完整信息，其工作頻率達50 MHz。其主要特點有：384K×8b FIFO，支持VGA、CCIR、NTSC、PAL和HDTV分辨率；獨立的讀/寫操作（可接受不同的I/O數(shù)據(jù)率）；高速異步串行存取，讀寫時鐘周期為20 ns；輸出使能控制，自行刷新數(shù)據(jù)；工作電壓可為5 V或3.3 V[5]。圖4所示是ALL422B的管腳分布圖。

本設計使用了兩片AL422B分時段存儲A/D的輸出數(shù)據(jù)。設計時，先根據(jù)AL422B芯片資料提供的各管腳功能，將單片機的P1.4和P1.6口分別接第一片AL422B和第二片AL422B的/WE，以便控制由哪一片AL422B來存儲數(shù)據(jù)。將P1.5和P1.7分別接第一片和第二片的/WRST，將兩片AL422B的8位數(shù)據(jù)合在一起讀入DSP，同時將DSP的I/O空間選通引腳同時接到/RE和/OE，另外還有兩片AL422B的/RRST的連接。/RRST=0時將讀地址寄存器復位為0，從而使DSP能夠讀取正確的數(shù)據(jù)，結合DSP 2407的相關資料可以知道，DSP2407有一系列的數(shù)字I/O端口，經(jīng)過相關寄存器的配置，將相應的端口配置為GPIO（通用輸入輸出口），同時可控制相應引腳的高低電平，在經(jīng)過適當?shù)难訒r可實現(xiàn)對兩片AL422B讀地址的控制，實現(xiàn)對數(shù)據(jù)的正確處理。本設計中將DSP2407的引腳PWM1/IOPA6、PWM2/IOPA7進行適當?shù)呐渲煤蠓謩e與兩片AL422B的RRST相接。圖5所示是系統(tǒng)中的CCD信號采集及存儲電路框圖。

4 結 語

本文介紹了利用DSP設計CCD信號采集電路的過程，本設計由DSP產(chǎn)生CCD時序脈沖，因而頻率穩(wěn)定、易于控制、可靠性好。這種結合單片機對A/D及存儲器的控制來有效配合DSP對數(shù)據(jù)進行讀取的方法，相比于傳統(tǒng)使用分立元件或CPLD設計CCD驅動電路來說，新方法可使系統(tǒng)的調試更加靈活、頻率更便于程序控制，而且系統(tǒng)體積小、成本低廉，有利于推廣使用。

參 考 文 獻

[1]胡向東.傳感器與檢測技術[M].北京：機械工業(yè)出版社，2009.

[2]趙世廉.TMS320X240X DSP原理及應用開發(fā)指南[M].北京：北京航空航天大學出版社，2007.

[3]虞益挺，饒伏波，喬大勇，等.一種新型CCD驅動電路設計方法[J].傳感器技術學報.2005（2）：388-390.

[4] 馬志波，喬大勇，虞益挺，等.一種新型CCD圖像采集系統(tǒng)設計[J].傳感器技術學報.2006 （4）：1250-1252.

[5]黃再銀.視頻幀存儲器AL422B及其應用[J].中國有限電視，2003 （6）：59-60.