布里淵傳感系統中超高速方波脈沖源的設計

尹成群，田 航，李永倩，呂安強，黃涵娟

（華北電力大學電子與通信工程系，保定071003）

布里淵傳感系統中超高速方波脈沖源的設計

尹成群，田 航，李永倩，呂安強，黃涵娟

（華北電力大學電子與通信工程系，保定071003）

為了解決布里淵傳感器技術中缺少超高速方波脈沖源的實際情況，實現總線較小的碼間串擾及高速發送器通道較好的信號完整性，采用對系統中的敏感信號線進行串擾分析、建模及電磁場仿真分析并在此基礎上進行制版測試的方法，提出了一種基于現場可編程門陣列器件的超高速脈沖源的設計方案，并進行了理論分析和實驗驗證。通過寬帶示波器對實際板路的測量，取得了脈沖信號不同脈寬的時域波形及眼圖數據。結果表明，輸出脈沖的最小脈寬1ns，最大幅度1.0V，上升/下降時間均小于300ps，脈沖寬度在1ns～5ns間可調，重復頻率在1kHz～10kHz間可調。這一結果對超高速脈沖源的設計理論的完善是有幫助的。

傳感器技術；超高速方波脈沖源；信號完整性仿真；串擾分析

引 言

在光纖傳感技術領域，基于布里淵散射的分布式光纖傳感技術性能優異，因此在橋梁、水壩、石油管道、通信光纜等對國民經濟有重大意義的大型工程監測領域得到了廣泛的關注和研究。但是，目前高性能布里淵傳感系統的產品并不多見。脈沖信號源是布里淵傳感系統實現電光變換、獲取滿足具有特定性能傳感光脈沖的關鍵部件。一個穩定性好、前后沿陡直、納秒脈寬、可控周期的多功能脈沖發生器對分布型光纖布里淵測量設備的研制具有重要作用。

現階段，由于集成電路的速度不斷提高，脈寬較寬的小幅度方波脈沖可用集成電路較為輕松地實現。但是當脈寬在10ns以下時，產生的脈沖信號大多為高斯信號［1-3］。在光纖領域，雖然通過光模塊可以實現皮秒級［4-5］、飛秒級窄脈沖［6-7］，但由于器件本身的特性，產生的脈沖大多是尖峰脈沖或鐘形脈沖。

為了滿足布里淵傳感系統的需求，作者基于高速現場可編程門陣列（field-programmable gate array，FPGA）器件研發了一種超高速納秒級脈沖源。通過對板路的電磁場仿真設計，為實際設計提供了一個正確的方向。此脈沖源價格低廉、體積小，并且波形較好，占空比可調，能夠滿足一定的功率輸出。

1 系統的整體方案

光纖布里淵傳感系統中，脈寬決定空間分辨率，脈寬越大，空間分辨率越低。若達到1m以內的空間分辨率，需要小于10ns的窄脈沖。為實現高性能的傳感測量，脈沖需具有陡直的前沿和后延。針對以上要求，整體系統的設計指標為脈寬1ns至5ns可調，幅度不小于500mV，前后沿時間小于1/3脈寬，重復頻率1kHz至10kHz可調。

設計中選用Altera公司CycloneⅣ系列的EP4CGX15BF14C8N芯片作為核心。此芯片的收發器能夠產生最大2.5Gbit/s、幅度為1.2V的脈沖序列。

系統各模塊的連接圖如圖1所示。本窄脈沖產生系統由FPGA器件EP4CGX15BF14、同步靜態隨機存取存儲器（synchronous static random access memory，SSRAM）存儲芯片IS61VPS102418A、FPGA收發器通道外圍接口電路、+3.3V，+1.2V，+5V，+2.5V系統電源、系統時鐘及收發器通道專用時鐘及聯合測試工作組（join test action group，JTAG）和串行存儲器（erasable programmable configurable serial，EPCS）配置電路構成。

本系統工作原理如下：通過軟件編程使FPGA內部產生一個循環計數器，此計數器產生脈沖的速度只受內部參考時鐘的控制。內部參考時鐘為125MHz晶振經專用鎖相回路（phase locked loop，PLL）的分頻與倍頻產生。對循環計數器的周期和碼型的控制可通過串口發送指令或6個開關按鍵實現。由于脈沖寬度在1ns至5ns之間離散可調，重復頻率在1kHz～10kHz之間離散可調。用6個開關產生的碼字控制控制循環計數器的周期和碼型的變化。將循環計數器產生的碼字送入FPGA高速收發器的輸入端，經過并串轉換輸出，即可產生出所需要的脈沖。

2 敏感信號線建模及電磁場仿真分析

2.1 數據總線的信號串擾仿真

串擾是指當信號在傳輸線上傳播時，因電磁耦合對相鄰的傳輸線產生的不同的電壓噪聲干擾。當多個高速信號長距離平行走線時，其間距應遵循3W原則［8］。當滿足3W原則時，信號線之間由互感、互容而產生的互擾可減少70%。事實上，隨著電路板密度的增加，往往無法保證所有信號線之間的間距都滿足3W原則。對無法滿足3W原則的高速信號，應做仿真實驗予以驗證。

在設計中，數據總線的設計應嚴格遵循3W原則，但是由于FPGA的封裝問題，在走線的起始端，不能完全滿足3W原則，因此，必須對其進行仿真分析以確定系統是否能容忍走線間的串擾。如圖2所示，取出數據總線版圖設計中最具代表性的一組走線［7］。走線過程中可能遇到的所有問題在此組走線上集中出現。

將此組走線的版圖導入至ADS軟件，對兩邊的信號線同時施加高低電平不斷轉換的高速信號，此時對中間的信號線的影響最大。在此種激勵條件下進行串擾仿真，觀察在信號近端及遠端的串擾情況，結果如圖3所示。圖中t是時間。

從圖3中可以讀出以下信息：（1）在傳輸高速信號時，信號線上的能量受到損耗。圖3中點m1，m2（Vthru，1）所在的曲線為遠端信號的波形，由于傳輸信道的影響，遠端信號波形上升沿變圓；（2）此傳輸信道不會引起器件對高低電平的判決錯誤。FPGA與SSRAM的信號發送端與接收端的判決門限相同，均為1.25V，圖3中點m5，m6（Vin，1）所在的曲線為近端原始信號的波形，經傳輸的高速信號高電平在1.25V以上的部分與原始高速信號的基本相同；（3）通過查閱SSRAM和FPGA的器件手冊可知，器件受到的負向電壓不得小于-0.3V，串擾引起的正向電壓不得大于0.7V。在圖3中，點m3，m4（Vnear）所在的曲線為正向串擾引起的電壓波形，Vfar為反向串擾引起的電壓波形。可知，正向串擾比反向串擾引起的擾動要稍大一些。其引起的負向電壓Vnear，min最小為-0.284V，正向電壓Vnear，max最大為0.316V。此結果符合器件引腳對串擾的要求。

2.2 對高速發送器通道的建模及電磁場仿真

隨著電子技術的發展，電路的規模越來越大，而器件的尺寸越來越小，器件引腳信號變化沿的速率變得越來越高，以致信號完整性問題成為高速電路設計中必須面對的主要問題。信號的阻抗匹配是影響信號完整性最主要的因素。對于傳輸線，必須考慮在信號傳輸路徑上阻抗不匹配而帶來的反射。

對于脈沖電路，信號的頻寬f與上升時間Tr的關系為［8］：

EP4CGX15BFC8N高速收發器通道的上升時間Trise為：

則頻寬F為：

經計算后，在ADS軟件環境下對高速收發器通道的差分傳輸線進行建模［9-11］，如圖4a所示。差分線的特征阻抗設定為近似100Ω，單根引線的特征阻抗設定為近似50Ω。仿真結果如圖4b所示。圖中f表示頻率。由圖4b可知，在0GHz～7GHz的頻帶范圍內，散射參量S11均在-30dB以下，信號能量基本上可以全部由發送端傳輸至接收端。

圖5a為初始導入至ADS的發送器通道的版圖的電磁仿真結果。從圖中可以看到，由于阻抗匹配不好，傳輸線上的能量向四周輻射嚴重。根據上述仿真結果構造差分線，并進行電磁場分析，得到的結果如圖5b所示。

在圖5b中，可以看到，經過重新設計后，差分線上傳輸的能量基本都被束縛在了差分線上。高速信號除了對走線上方或下方的參考地有電流擾動外，其它的參考地平面基本上沒有受到擾動。

由于測試設備的限制，在實際測試過程中，并不能直接測得高速通道的S參量及電磁場的分布情況。但是，可以利用高速示波器觀測到高速通道的眼圖及時域波形。因此，為了驗證仿真的正確性，對高速收發器通道進行了通道仿真及時域仿真，如圖6所示。

圖6a是對初始版圖進行通道仿真得到的眼圖結果。從中可以看出，輸出端的眼圖極差，信號幅度極小，能量并沒有大部分到達輸出端，而是耗散掉了。圖6b、圖6c和圖6d分別為經過重新設計后脈沖寬度為1ns，2ns，4ns時的眼圖仿真波形。相較于圖6a，經過重新設計后的高速通道的眼圖睜開了，線條變得十分清晰，高速通道的誤比特率降得很低，電壓幅度接近FPGA高速收發器發出的原始電壓值。這說明，經過重新設計，高速發送器通道基本上能夠正確傳輸高速脈沖信號了。圖6e為高速發送器通道的時域仿真波形。在圖6e中，從左至右的脈沖寬度依次為1ns，2ns，3ns，4ns和5ns。從中可以看出，隨著脈沖寬度的不斷增加，脈沖變得越來越平穩。脈沖寬度為1ns最不平穩，為5ns時最平穩。

3 電路板實物及測試結果

測試設備選用Tektronix示波器DPO7524。輸出的眼圖以及信號波形結果見圖7。電路板實物見圖8。

圖7a、圖7b、圖7c是脈沖源輸出脈沖寬度分別為1ns，2ns，4ns時的眼圖，這3張眼圖均為波形疊加數為100000時的眼圖結果。與圖6中的通道仿真結果相比，實測的眼圖結果更好，波形更規整，但是輸出眼圖的幅度沒有仿真結果的大。實測眼圖十分清晰，說明此FPGA電路板的高速發送器通道的誤比特率極低。圖7d是占空比為1∶1、脈沖寬度為1ns時的輸出波形。從圖中可知，脈沖的上升沿和下降沿在300ps以下，脈沖高電平接近1.2V，脈沖低電平接近0V，說明重新設計后的電路生成的高速脈沖波形較為理想。圖7e和圖7f是重復頻率為1kHz、脈沖寬度分別為1ns和5ns的時域波形（限于篇幅，2ns，3ns和4ns的實測波形未給出）。從中可以看出，當將重復頻率降到極低時，所需的單脈沖碼字并沒有丟失，而且輸出波形十分理想。

4 結 論

給出了為分布型光纖布里淵測量系統提供穩定的、占空比可調的高速脈沖源的設計方法，在對系統部分模塊進行仿真分析基礎上，制作了實驗室條件下的實際板路，驗證了設計方案的可行性。

通過將高速通道的眼圖及時域波形的實際測量結果與仿真結果相對比，可以看出，此二者基本吻合，仿真設計對高速電路板的設計起到了指導性作用。實測眼圖輸出結果穩定、誤比特率低，這也間接證明了數據總線串擾仿真得到的仿真結論的正確性。經帶寬為2.5GHz示波器DPO7524的實際測試，脈沖輸出幅度接近1.0V，脈沖的上升沿不大于250ps，下降沿不大于230ps，輸出脈沖平坦，過沖不大，只要改變FPGA編程預置值，即可實現脈沖寬度在1ns以上離散可調、重復頻率在1kHz以上離散可調。此系統完成了預定的設計目標。

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Design of ultrahigh-speed square wave pulser in a Brillouin sensing system

YIN Chengqun，TIAN Hang，LI Yongqian，Lü Anqiang，HUANG Hanjuan
（Department of Electronic and Communication Engineering，North China Electric Power University，Baoding 071003，China）

Because of the actual situation of the lack of ultrahigh-speed pulser for Brillouin sensor technique，the design method of an ultrahigh-speed pulser was introduced based on field-programmable gate array（FPGA）device.In order to achieve smaller inter-symbol interference and better signal integrity，the crosstalk，modeling and electro-magnetic field of sensitive signal were analyzed.The time-domain waveforms and eye diagrams of the pulse with different pulse width were measured with a broadband oscilloscope.The generated pulse was specified by the minimum pulse width of 1ns，the maximum swing of 1.0V and the rising and falling transition time of less than 300ps.The pulse width could range from 1ns to 5ns，while repetitive frequency could range from 1kHz to 10kHz.This result is helpful for improving the design of ultrahigh-speed pulsers.

sensor technique；ultrahigh-speed square wave pulser；signal integrity simulation；crosstalk analysis

TN782

A

10.7510/jgjs.issn.1001-3806.2014.05.022

1001-3806（2014）05-0679-05

國家自然科學基金資助項目（61377088）；河北省自然科學基金資助項目（E2012502045）；中央高校基本科研業務費專項資金資助項目（13MS62）

尹成群（1953-），男，教授，現主要從事的研究領域為功率變換技術、高速脈沖源技術。

E-mail：ycq@ncepu.edu.cn

2013-09-05；

2013-11-07