基于LVDS技術的雷達視頻信號傳輸系統設計

朱 平，董榮果，黃光華

（1.船舶重工集團公司723所，揚州 225001；2.解放軍91181部隊，青島 266405）

0 引 言

在目前艦載雷達系統中，由信號處理分機形成的多路數字視頻信號通過數字／模擬（D／A）轉換后形成模擬信號，再通過低損耗電纜傳輸至本雷達顯控分機，由顯控分機進行數字A／D采樣處理。而隨著傳輸距離及視頻信號通道數的增加，會導致模擬視頻信號衰減、相互間干擾等問題。針對此問題，本設計引入低電壓差分信號傳輸技術即低壓差分信號（LVDS）技術，構建信號傳輸系統。

LVDS技術使用非常低的幅度信號（100～450mV）通過1對平行的印制板走線或平衡電纜傳輸數據［1］。在2條平行的差分信號線上流經的電流及電壓振幅相反，噪聲信號同時耦合到2條線上，而接收端只關心2個信號的差值，于是噪聲被抵消。由于LVDS信號本身只能在短距離情況下實現高速傳輸，因此本設計中通過在發送端增加信號驅動、接收端自適應均衡提供信號補償來實現信號的長距離、高速率傳輸［2］。

1 傳輸系統總體設計

本文根據項目總體設計要求，需將4路視頻信號編碼后通過串行LVDS接口傳送到雷達操控臺，編碼后傳輸速率達到400Mb／s，傳輸距離40m以上。據此，設計了本系統的總體框圖，其由發送模塊、接收模塊及傳輸介質組成，如圖1所示。

如圖1所示，在發送模塊中，將多路雷達視頻信號通過并行總線傳送到現場可編程門陣列（FP-GA），經過同步編碼、8B／10B編碼后，輸入到串行器完成并行數據到串行數據的轉化，形成高速數字串行流，再經過高速驅動器對信號驅動，以實現長距離傳輸；在接收端，首先通過自適應均衡器對信號強度進行恢復處理，再使用解串器恢復為并行信號，輸入到FPGA中進行解碼處理，將恢復后的數字視頻信號輸入到雷達操控臺。

圖1 雷達視頻信號傳輸系統總體框圖

2 傳輸系統硬件設計

本系統的硬件包括發送端和接收端2個部分，各自包括FPGA處理器、LVDS接口電路以及相應的外圍電路等。其中FPGA處理器選擇ALTERA公司Cyclone II系列的EP2C35；LVDS接口電路包括串行器／解串器、高速驅動器、自適應均衡器等，主要實現LVDS信號的轉換和傳輸，是本系統設計的關鍵部分。

2.1 發送單元LVDS接口電路設計

本系統發送單元主要由串行芯片DS92LV1021和驅動芯片CLC006組成。DS92LV1021是美國國家半導體公司推出的一款10位并／串轉換芯片，將10位并行TTL／CMOS信號轉換為內嵌時鐘的高速串行LVDS數字流。其主要特性為：時鐘頻率16～40MHz，內嵌數字鎖相環，提供同步檢測功能，低功耗等。由于串行器輸出的LVDS信號差分壓差約為100mV，一般情況下僅能傳輸幾米，所以需要通過芯片CLC006對信號驅動，其輸出壓差可從0.7Vp-p調整到2Vp-p，以使信號傳輸更遠的距離。其主要特性為：能在最高400Mbps的速率下驅動50Ω傳輸線，具有可控的輸出信號上升沿和下降沿時間，能使傳輸引入的抖動最小［3］。發送單元接口原理圖如圖2所示。

圖2 發送單元LVDS接口原理框圖

2.2 接收單元LVDS接口電路設計

本系統接收單元主要由解串芯片DS92LV1212和自適應均衡芯片CLC014組成。解串芯片DS92LV1212與DS92LV1021為一組芯片，其接收高速差分數據流并將它們轉換為并行數據，同時重建并行時鐘。這組器件在進行數據串／并轉換時采用的是內嵌時鐘，這樣可有效地解決由于時鐘與數據的不嚴格同步而制約高速傳輸的瓶頸問題。自適應均衡芯片CLC014用于對遠程傳輸后的接收數據進行均衡，它能自適應地對不同長度的雙絞線進行均衡，適用的速率范圍為50～650Mbps，且具有極低的抖動性能，為數字數據鏈路提供了很寬的噪聲容限。接收單元接口電路原理框圖如圖5所示。

圖3 接收單元LVDS接口原理框圖

3 傳輸系統軟件設計

在本系統中，軟件部分主要指在FPGA芯片中的程序設計，包括對4路雷達視頻信號的編碼、解碼時序設計，8B／10B編解碼算法設計，并串／串并轉換芯片的驅動以及相關傳輸協議的設計等。本文重點介紹8B／10B編解碼的設計以及傳輸協議的制定，這是本系統能否正常工作的關鍵。

3.1 8B／10B編解碼設計

在本系統中，由于所選擇的串行／解串芯片DS92LV1021、DS92LV1212不具備直流平衡功能，因此在應用中要運用軟件進行編解碼，以保證數據傳輸的穩定性。本設計采用8B／10B編碼方式，可使得發送的“0”、“1”數量保持基本一致，連續的“1”和“0”不超過5位，從而保持信號直流平衡。在發送端將8bit數據信號經過編碼后形成保證直流平衡的10bit信號進行傳輸，在接收端，再按照編碼規則進行解碼以恢復出原信號［4］。

8B／10B編碼時將擬發送的8bit字節ABCDEFGH分割成EDCBA和HGF兩部分，其中E和H為這兩部分的最高位，而編碼后生成對應的jedcba和ihgf兩部分字符，其中i和j為這兩部分的最高位。即將8B／10B編碼分為5B／6B編碼和3B／4B編碼兩部分，編碼的映射規則如圖4所示。

圖4 編碼映射規則

在8B／10B編碼中，通過設計游程值RD來保持編碼的直流平衡。將10位編碼輸出分為正游程值RD＋和負游程值RD-，其中RD＋表示編碼輸出中1的個數大于0的個數，RD-表示編碼輸出中1的個數小于等于0的個數。0、1個數相等的編碼輸出稱為完美平衡碼。編碼器通過游程值控制位選擇當前的編碼輸出，游程值控制位受前一周期的輸出碼及前一周期游程值控制位的影響。

如圖5所示，編碼器復位后，游程值初始化為RD-，編碼器編碼時選擇負的編碼輸出結果，同時判斷是否為完美平衡碼，若是則游程值控制位保持不變，輸出到下一字節的編碼中，否則游程值控制位取反。同理，當游程值控制位為RD＋時，選擇正的編碼輸出，再根據輸出是否為完美平衡碼決定下字節游程控制碼的取值。這樣通過交替使用RD＋和RD-的編碼輸出來保持輸出的直流平衡。

圖5 RD有限狀態圖

3.2 傳輸協議制定

根據信號傳輸內容及8B／10B編碼協議，制定本系統信號傳輸協議，傳輸內容主要包括4路數字視頻以及雷達信號處理機與顯控臺之間的部分控制信號等，協議具備一定的可擴展性。

根據信號編碼原理，以8B／10B編碼表的控制字符作為監督碼元，由于監督碼元具有唯一性，可以作為傳輸數據的幀頭和幀尾，以此來判斷接收到的數據，制定的傳輸協議如圖6所示。

圖6 數據傳輸結構

如圖6所示，將4路視頻信號以及控制信號分成不同字段，每個字段包括幀頭、傳輸數據、幀尾，幀頭、幀尾均采用8B／10B編碼表的控制字符，控制字符具有唯一性。以4路視頻傳輸為例，可選擇幀頭、幀尾如下：第1路視頻信號幀頭選擇控制字符為K28.0（0010111100）、幀尾為 K28.1（1001111100）；第2路視頻信號幀頭選擇控制字符為K28.2（1010111100）、幀尾為 K28.3（1100111100）；第3路視頻信號幀頭選擇控制字符為K28.4（0100111100）、幀尾為 K28.5（0101111100）；第4路視頻信號幀頭選擇控制字符為K28.6（0110111100）、幀尾為 K28.7（0001111100）。

4 系統測試

本文對傳輸系統進行了測試，在軟件中編寫發送數據序列，利用嵌入式邏輯分析儀SignalTapII來觀察接收端是否接收到數據，且是否正確。在FPGA中通過編寫計數器產生發送序列，作為發送數據源，編碼、驅動后通過100m6類網線發送；接收后，經過自適應均衡器，解碼后輸入到FPGA中，同時在FPGA中產生同樣結構的數據序列作為比較信號，通過判斷后實現數據同步并開始比較，如有不同則使誤碼計數器加1［5］。其信號傳輸測試框圖如圖7所示。

在并行速率40MHz（即串行速率400MHz）時，利用嵌入式邏輯分析儀SignalTapII觀察發送端和接收端的數據，可見發送數據經過一定延時后都能正確接收，驗證了該方案設計的可行性。 其數據發送、接收時序圖如圖8所示。

圖7 信號傳輸測試框圖

圖8 數據發送、接收波形圖

經過連續1h的測試，沒有誤碼出現，表明該系統工作正常。同時，利用軟件對延時時間進行了測試，測試結果如圖9所示。

圖9 軟件延時圖

如圖9所示，當采用100m電纜傳輸時，通過內嵌邏輯分析儀對傳輸數據進行抓取，可測得延時時間為800ns左右。經理論計算，傳輸電纜的延遲時間、芯片的轉換時間、編解碼時間之和在800ns左右，所以驗證了本傳輸系統的正確性。

5 結束語

本文介紹了LVDS技術在雷達視頻信號傳輸中的應用，通過軟硬件設計、數據傳輸測試等驗證了高速LVDS信號長距離傳輸在雷達設備中應用的可行性。該系統具有走線簡單、抗干擾能力強等特點，通過數字信號傳輸解決了模擬信號長距離傳輸的信號衰減等問題，具有很好的應用價值。

［1］ 王曉君，宇文英，羅躍東.基于FPGA的CPCI和LVDS接口技 術 及 應 用 ［J］.半 導 體 技 術，2007，32（3）：248-251.

［2］ 宋燕星，袁峰，丁振良.LVDS技術在高速多信道數據傳輸中的應用［J］.電子技術應用，2006（10）：75-76.

［3］ 布明恩，楊文榮，張啟平.8位LVDS串行器的設計應用［J］.微計算機信息，2005，21（1）：103-104.

［4］ 毛繼志，李建周，許家棟.基于FPGA的高速數傳系統研究［J］.微計算機信息，2005，22（1）：104-107.

［5］ 吳迪.應用LVDS技術解決多信道高速數據傳輸問題［J］.計算機與信息技術，2007（17）：568.