C波段寬帶捷變頻率綜合器設計

2014-04-29 00:00:00張子軒彭浩

電子產品世界 2014年10期

摘要：本文介紹了一種C波段寬帶捷變頻率綜合器的設計方法，采用直接數字頻率合成器（DDS）實現頻率捷變，采用倍頻鏈路擴展輸出帶寬，通過與鎖相環（PLL）合成產生的本振信號混頻將輸出頻率搬移到c波段。論述了DDS時鐘電路、倍頻鏈路以及混頻部分的設計方法，并給出了達到的主要技術指標和測試結果。本文網絡版地址：http：∥www.eepw.com.cn/article/263364 htm

關鍵詞：頻率合成；頻率捷變；DDS；PLL；雜散

DOI：10.3969/j.issn.1005-5517.2014.9.008

引言

頻率合成器是現代通訊系統必不可少的關鍵電路，是電子系統的主要信號源，是決定電子系統性能的關鍵設備。隨著系統對頻率源的頻率穩定度、頻譜純度、頻率范圍和輸出頻率個數的要求越來越高，高穩定、低相位噪聲、低雜散，小步進和高速變頻是頻率合成器發展的主要趨勢。

當前主流的頻率合成方法分為鎖相環頻率合成（PLL）和直接數字合成（DDS）兩種。其中鎖相環電路輸出頻率高.相位噪聲好，其缺點是頻率分辨率低，頻率跳變時間較長。而DDS有極好的頻率分辨率，高速的頻率切換時間，很好的相位噪聲，但它輸出頻率較低，雜散信號較多。

1 頻率合成方案的分析

本課題的研究背景來源于某接收機項目，為收發模塊提供C波段中一定范圍內小步進快速連續可變的跳頻源信號。

由于DDS芯片具有頻率步進小，切換迅速的特點，成為捷變頻率綜合器的必然選擇。但是目前DDS芯片的直接輸出頻率無法到達C波段、需通過一定的頻率合成方案實現，目前基于DDS技術的頻率合成方案主要有以下3種。

1.1 DDS直接激勵PLL方案

DDS的輸出作為鎖相環電路的基準頻率，PLL電路鎖相信頻得到輸出頻率。利用DDS的高分辨率實現小的頻率步進來改變參考頻率，同時PLL的帶通特性也能抑制部分DDS的輸出雜散。

這種方法具有高頻率分辨率和低雜散的優點。不過不足的是頻率的切換時間由鎖相環的環路濾波器的帶寬決定，頻率切換速度不夠快。

1.2 DDS+PLL環外混頻合成方案

直接數字合成產生的信號，通過與鎖相環PLL環外混頻將DDS輸出的頻譜搬移到較高的頻段。

這種方法保留了DDS頻率分辨率高和頻率切換速度快的優點，同時將輸出頻率擴展到更高頻段，PLL只產生固定頻點、相位噪聲低。其缺點是：1、DDS產生的近端雜散會通過混頻過程而搬移到輸出頻段內，較難濾除。混頻器的引入也可能產生其他非線性雜散。2、DDs的直接輸出頻譜只是相當于發生了搬移，輸出頻率的帶寬仍然等于DDS的直接輸出帶寬，DDS直接輸出帶寬相對較窄，該方法不能擴展頻段，當所需輸出帶寬超過DDs輸出帶寬范圍時無法利用該方法實現。

1.3 DDS+倍頻頻率合成方案

直接將DDS的輸出頻率倍頻到更高的頻點、利用倍頻鏈路來將DDS的輸出頻率倍頻到所需輸出頻率，同時也能擴展DDS的輸出帶寬。

該方案能輸出較多頻點，獲得較高的頻率轉換時間以及較寬的輸出頻帶。但這種方法也存在其缺點：DDS直接倍頻的過程可能會將DDS自身的雜散信號放大，同時倍頻器也會產生各次諧波，需要在倍頻鏈路中設計濾波器組來有效抑制輸出雜散，該方案電路較復雜，調試起來較麻煩。

2 系統要求以及C波段捷變頻率合成器的實現

系統要求頻率合成器能夠快速切換頻率，頻率步進小，雜散指標良好，要求分別產生4路輸出頻率信號6.5125～6.7375GHz、6.5875～6.8125GHz、6.6625～6.8875GHz、6.7375～6.9625GHz，雜散抑制優于50dBc。

根據頻率合成器指標，輸出帶寬大于200MHz，雖然DDs直接輸出帶寬大于200MHz，但考慮到DDs在寬頻帶輸出時雜散特性不好，選擇DDS輸出中雜散指標較好的一段使用，再通過倍頻來擴展輸出帶寬。

系統所需求的輸出頻率要求達到6.SGHz以上，如果直接通過DDS倍頻達到所需頻率，則需要倍頻的倍數相對較高，對應倍頻鏈路的設計較為復雜，難以保證輸出信號的頻譜純度。綜合考慮，選擇采用DDS+倍頻技術+上變頻技術以便得到所需要的寬帶捷變頻率信號。DDS倍頻輸出后再與鎖相環產生的較高頻點的本振進行混頻得到最終的輸出頻率信號，系統框圖如圖1所示。

2.1 DDS信號輸出

本文采用ADI公司的高性能DDS芯片AD9858。DDS芯片AD9858具有頻率轉換時間短，輸出頻帶寬的優點，能夠滿足對低相位噪聲、低雜散噪聲、快速頻率切換以及寬帶線性掃描的要求。參考AD985 8產品手冊并結合系統要求輸出頻段考慮，本設計中采用AD98 5 8輸出128.125MHz～183.375MHz頻段，該段頻譜雜散指標較小，經過4倍頻后能達到系統輸出的帶寬。

DDS輸出信號的質量取決于參考時鐘信號的性能。從追求頻率合成器的性能角度，應選用高性能的晶振通過倍頻產生DDS時鐘。但考慮到晶振倍頻電路較復雜且本系統對頻率合成器的相位噪聲指標沒有過高的要求，AD9858的時鐘信號通過鎖相環電路鎖定輸出1GHz產生，如圖2所示。鎖相環電路采用ADF4351芯片，該芯片集成了VCO和PLL，其基準時鐘由100MHz高穩定度晶體振蕩器提供，環路濾波器由ADIsimPLL軟件進行仿真設計。

DDS通過單片機控制，PLL產生的1GHz作為工作時鐘信號，輸出信號頻率128.125MHz～183.375MHz。為了抑制DDS輸出的雜散，在其輸出后加入6階反切比雪夫模型的低通濾波器，經過調試后帶內平坦度較好，輸出經過放大器以及π衰來調節功率后進入后端倍頻鏈路。

2.2 DDS倍頻鏈路

D D s輸出信號范圍128.125MHz～183.375MHz，經過2次的二倍頻產生512.5～737.5MHz的信號。為保證輸出信號的雜散指標，每次倍頻后需通過帶通濾波器濾除基波和諧波信號。此外由于倍頻器采用的倍頻器均為無源倍頻器，存在較大倍頻損耗，所以每次倍頻后需要通過放大器將信號功率放大。信號通過放大器也會產生諧波，所以在每級放大器也應設計濾波器濾除諧波保證雜散指標。

二倍頻器采用AMK-2-13+，其輸入頻率范圍為10MHz～500MHz，輸出頻率為20MHz～1000MHz，變頻損耗為11.4dB。第一級倍頻時，對基波128.125MHz～183.375MHz抑制度為43dBc左右，對三次諧波的抑制度為59dBc，對四次諧波的抑制度為15dBc左右。通過反切比雪夫模型搭建的帶通濾波器對其諧波進行進一步抑制，出來的信號再通過放大器和π衰調節功率后，濾波進入下一級倍頻。第二級倍頻時，AMK-2-13+對基波256.25MHz～366.75MHz抑制度為36dBc，對其三次諧波的抑制度為47dBc，對其四次諧波的抑制度為16dBc。倍頻后信號采用Mini公司的濾波器芯片進行濾波，再通過放大器調節功率。

2.3 混頻本振信號的產生

本設計PLL產生的4個點頻源分別是6.0GHz、6.075GHz、6.15GHz、6.225GHz，用作最后上變頻的本振信號。4個鎖相環電路均采用ADI公司的ADF41 08鎖相環芯片，使用ADIsimPLL軟件對鎖相環路中的環路濾波器進行仿真設計。VCO選擇Hittite公司的HMC358MS8G芯片，其輸出功率+11dBm，相噪-110dBc/Hz@100kHz。

2.4 混頻輸出

DDs倍頻后輸出的信號分別進入混頻器與PLL產生的四個固定頻點本振進行上變頻。混頻器采用基于GaAs工藝的雙平衡混頻器HMC220MS8，其中頻工作范圍為Dc～4GHz，本振在5GHz～10GHz內時變頻損耗為7dB，它本振到射頻的隔離度為25dB，本振到中頻的隔離度為28dB，輸入1dB壓縮點為8dBm左右。經過上變頻后需要通過帶通濾波器將混頻產生的各項諧波以及泄露到射頻段的本振信號濾除。帶通濾波器選擇采用定制的腔體濾波器，因其性能穩定可靠，帶內幅頻特性平坦，插入損耗小，帶外抑制度高，可用于較大功率，能更好地濾除帶外干擾信號，保證最終的頻率輸出低雜散。

3 實物圖以及測試結果

本設計實物電路采用微波多層印制板電路結構，合理布局，將4路混頻輸出端分別布在了四個邊角上，最大限度地減少了輸出信號間的相互串擾。在整塊電路板上采用多點，大面積就近接地，以避免地線上形成干擾。PCB板上每個引腳出都加了去耦電容以加強電路的抗噪性能。

實現的勝能指標如下：

輸出頻段：6.5125～6.7375GHz、65875～6.8125GHz，6.6625～6.8875GHz，6.7375～6.962GHz

頻率步進：1Hz

跳頻速度：≤100ns

雜散抑制：≤-58dBc

以PLL產生本振為6.075GHz時為例，該路最終應輸出6.5875～6.8125GHz頻率，用頻譜儀測量該路最終混頻輸出的頻譜如圖5所不。

該路輸出頻段內最大雜散點如圖6所示，此時雜散抑制為-60dBc左右。

4 結束語

本文采用DDS結合倍頻和上變頻技術的方案實現了C波段寬帶捷變頻率綜合器，該頻率合成器具有頻率切換速度快，步進小，工作頻帶寬，輸出雜散低等特點，具有較高的工程應用價值。

參考文獻：