基于WSAR-ADC的降壓型DC-DC控制器設計

田登堯，馮全源

西南交通大學微電子研究所，四川成都 610031

基于WSAR-ADC的降壓型DC-DC控制器設計

田登堯，馮全源

西南交通大學微電子研究所，四川成都 610031

設計了一種基于加窗逐次逼近寄存器（WSAR）模擬數字轉換器（ADC）的降壓型DC-DC控制器，這種WSAR-ADC適用于數字電源系統，通過對輸入電壓進行加窗處理，能有效地降低芯片的復雜度；并利用蟻群算法，對該DC-DC控制器的比例積分微分（PID）參數進行了整定，使得整個系統能夠穩定工作。電路使用BCD（Bipolar／CMOS／DMOS）0.5 μm工藝，輸入電壓3.3 V，輸出電壓1 V，設計最大負載電流2 A，紋波小于9 mV，開關頻率500 kHz。經過驗證，該降壓型DC-DC控制器能滿足數字電源的采樣需求。

加窗；逐次逼近寄存器型；模數轉換器；數字電源；PID；DC-DC控制器；buck電路

隨著集成電路技術的發展，高性能電子系統不斷涌現，既為電源的設計提供了可靠的工藝保證，同時也對電源系統的性能提出了苛刻的要求［1-6］。數字電源技術因為其應用靈活、可編程、可移植、較高的可靠性等特性［7-8］，得到了人們的關注。在有些文獻中，提出了限流和時間控制的觀念，來解決環路控制問題［9］。另一些文獻中，通過在線頻響測量解決了PID（proportion integration differentiation）參數的自適應問題［10］。這些都是為了使環路能有更好的瞬態響應。然而數字控制雖然在板級電源中得到了大量應用，卻在IC級電源中未能大量實施，制約其發展的核心就是低復雜度的ADC的設計。

在數字電源中，ADC的性能對整個數字電源系統的影響比較大。而ADC中比較重要的就是分辨率和采樣率這2個參數。ADC的分辨率制約著輸出電壓的精度，而采樣率則是制約著數字電源系統的開關頻率的提高。ADC已經成為DC-DC芯片由傳統模擬控制朝向數字控制的核心制約因素。

文中針對數字電源中的ADC，從眾多ADC類型中選用了逐次逼近寄存器型ADC，這種ADC相對于其他ADC來說具有較低的復雜度。而基于DC-DC反饋控制信號在穩態工作時具有較小波動性的特點，故對這種傳統的SAR（successive approximation register）-ADC進行了加窗處理，進一步降低了該ADC的復雜度。在數字電源這種特定的環境中，該WSAR（window successive approximation register）-ADC的時鐘頻率得以降低，但完成了較高頻率SAR-ADC的功能。在此基礎上，使用蟻群算法對該數字電源的PID參數進行了整定，使得整個的數字電源的設計周期能夠大大地減少。

1 系統設計

如圖1所示，文中的數字電源采用的buck結構，由于文中所采用的輸入電壓不高于5 V，故高端管采用了低壓PMOS管M1，低端管采用了低壓NMOS管M2，其中還設置了電感等效電阻RL和電容等效電阻RC，以便于在仿真中能夠更好地接近實際，加快電路的驗證過程。

圖1 數字電源整體結構

在整個環路中，WSAR-ADC將輸出電壓信號Vout變成數字信號，然后用PID數字補償器使整個環路有足夠的相位裕度來保證整個環路能夠穩定工作，最后將控制信號轉變為PWM信號，來控制電壓的輸出。

2 WSAR-ADC設計

在當前眾多的ADC中，表1中所示的幾種ADC比較常見。

表1 常見類型ADC比較

從表1的統計分析可以看出，SAR從精度、轉化速率上來說，都能夠滿足開關電源的要求，尤其是在功耗和面積上，是所有ADC類型中最小的，能夠大大降低開關電源芯片的成本和提高開關電源芯片的整體效率。

在文中，實際上采用的是5位的SAR-ADC，如果換成了FLASH的ADC，需要用2×5－1＝9個比較器。而SAR-ADC只需要1個比較器，這樣能大大降低功耗和面積。在當前眾多的開關電源中，無論模擬還是數字，多數開關頻率都在1 MHz以下，這不僅是為了降低功耗，還為了能夠有更低的設計成本，所以在本中，采用了500 kHz采樣率來驗證WSAR-ADC的正確性，以便于今后設計出更適合的開關電源ADC。

2.1 傳統SAR-ADC工作原理

傳統電荷再分配型SAR-ADC如圖2所示，它由4部分組成：開關網絡、電容陣列、比較器、SAR邏輯控制。它的工作主要分為4個階段。

圖2 傳統電荷再分配型SAR-ADC電路結構

1）放電階段。

該階段中，S1閉合，b0～b5端接到地端。即將電容陣列的兩端短接起來。將電容兩端的電荷放掉。

2）預充階段。

該階段中，S1繼續閉合，S2接到Vin，b0～b5接到S2開關，將6個電容充電充到Vin。

3）保持階段。

S1斷開，b0～b5接到地，此時進入電荷保持階段，比較器負端此時電平為－Vin。

4）判定階段。

S2接入到Vref，b5接到S2端，將比較器的輸出記錄到SAR寄存器中，若比較器輸出為低，則將b5接到地，否則b5保持到S2端。接下來，按上述規律，依次將b4到b1接到S2端，并將b4到b1記錄到SAR寄存器中，則將b5到b1記錄的5個數字信號輸出為D4～D0，此時，即將Vin轉化為數字信號。

式（1）表征了輸出數據與Vin和Vref的關系。

2.2 WSAR-ADC的設計

在文中使用了加窗的SAR-ADC，即WSAR-ADC，該ADC采用了一個動態的參考電壓來減少整體功耗。由于在數字電源應用中，大多數時間里誤差信號變化都很小，往往只有幾十毫伏，那么在數字電源中就沒有必要采用滿量程的ADC。這也是因為除了瞬態變化之外，輸出電壓基本保持不變；甚至在負載或者輸出電壓變化時，輸出電壓也會被限制在所設計的范圍內。因此，輸入電壓可以被設置在上限制Vupper和下限制Vlower，如圖3所示。WSAR-ADC就是在圖2傳統的SAR-ADC基本結構通過加窗而來，Vupper和Vlower被設置在圖2中的Vref附近。

圖3 WSAR-ADC結構

由以上分析可以得出在WSAR-ADC結構中，Vin、Vlower、Vupper和數字輸出D4～D0的關系。

這個WSAR-ADC需要8個時鐘周期來進行數據轉化。在第1個時鐘周期中，數據被采樣到輸入引腳。第2個時鐘周期，數據被保持。接下來5個時鐘周期輸出數據從高位到低位依次被判定。最后，這個數據就被轉化出來了。在文中，ADC的時鐘頻率為4 MHz，那么該WSAR-ADC的轉化速率就是500 kHz。選擇該轉化速率，可以在保證低功耗的情況下減少影響頻率響應的相位滯后的延時。

在文中，該ADC能夠達到4 mV的分辨電壓，而傳統的SAR-ADC在3.3 V下只能達到約100 mV的分辨電壓。從該分析中可以看出，相對于用傳統的SAR-ADC來實現，WSAR-ADC可以利用較低的時鐘頻率和更少的模擬開關、電容等器件，實現較高的采樣率和分辨率，大大減少了ADC設計的復雜度。

3 DPWM和數字PID的實現

3.1 數字脈寬調制電路

脈寬調制電路（pulse width modulation，PWM）實現系統中數模轉換的功能。由于不連續的量化將導致輸出電壓值的不連續，因此，一個分辨率較低的PWM將引起極限環（limit-cycle）的出現，進而增加輸出電壓紋波，影響系統的穩定性。這就需要一個高分辨率的PWM電路來滿足性能要求［11］。PWM的分辨率必須要大于ADC的分辨率，才能保證不影響其環路穩定性。

文中設計了一個DPWM電路，用來產生PWM信號，其中DAC是在Cadence環境下，采用Verilog-A編寫的理想12位的數模轉化器。在3.3 V輸入電壓時，其最小分辨電壓為0.8 mV，完全滿足系統要求。

如圖4所示，該DPWM由3部分組成，鋸齒波產生器、DAC和比較器。鋸齒波產生器產生頻率為開關頻率的鋸齒波，與DAC輸出的電壓進行比較，從而輸出頻率為開關頻率的PWM信號。

圖4 DPWM結構

3.2 數字PID參數的整定

PID控制系統的原理框圖如圖5，系統主要由PID控制器和被控對象兩部分組成。

圖5 PID控制系統原理

根據給定的輸入量r（n）和輸出量y（n），構成控制偏差e（n）＝r（n）－y（n），將偏差按比例、積分和微分通過線性組合構成控制量，對被控對象進行控制，其控制規則為

式中：u（n）為本次控制量，e（n）為本次偏差，KP為比例因數，KI為積分因數，KD為微分因數，Ts為采樣周期。PID控制器S域的傳輸函數如下：

從式（5）可以看出，如果在被控對象模型和采樣周期TS給定的情況下。PID控制器只有KP，KI和KD這3個參數需要確定。因此，PID控制系統的設計問題實際上就是控制參數的整定優化問題。同時，考慮斜坡電壓和Resrc（等效電容串聯電阻），可得約簡后降壓型的傳輸函數［12］：

式（6）為一般的buck型的傳輸函數，對于模擬電路較為適用。但在數字型buck電路中，必須考慮到延時對系統的影響。本電路是在每個開關周期的一半進行采樣，并在半個周期后改變PWM的占空比，即延時0.5個開關周期，其修正公式如下：

式中：Td為延時，文中Td＝0.5Ts。

在文中，采用了蟻群算法［13］來對3個參數來進行優化。在MATLAB中多次運行，取其中最好值，可得KP＝0.588，KI＝0.658，KD＝9.229。將該值和表4中的數據帶入到MATLAB的sisotool工具箱中，在輸出負載R＝0.5 Ω和R＝1 000 Ω時運行得到其波特圖如圖6、7所示。由圖6、7可以看出，經過補償后系統最低有63.8°的相位裕度，最高有78.1°的相位裕度，可以保證系統的穩定運行。

圖6 經過PID補償后的波特圖（R＝0.5 Ω）

圖7 經過PID補償后的波特圖（R＝1 000 Ω）

將PID的3個參數帶入到在Cadence AMS環境用Verilog編寫了PID模塊中，其代碼如下：

4 仿真結果分析

通過對數字電源整體的分析與設計，利用Ca-dence AMS數模混合仿真工具對WSAR-ADC的數字電源進行了仿真。仿真時輸入電壓為3.3 V，輸出電壓為1 V，電感4.7 μH，電容44 μF，等效串聯電感為10 mΩ，等效串聯電容為10 mΩ，負載為2 A時穩態輸出紋波為8.5 mV，WSAR-ADC采用BCD0.5μm。經過測試，該控制器能穩定工作在1 mA～2 A。圖8是對其階躍響應做了測試。

圖8 負載電流跳變

表2 DC-DC控制器芯片參數

從圖8可以看出，在電流按照1～1.5～1 A來變化，控制器對電流變化快速響應，輸出電壓產生了128 mV的變化，并在約136 μS后電壓穩定。表4給出文中設計的DC-DC控制器的參數。通過圖8中的對整個系統階躍響應測試可以看出，文中的WSAR-ADC可以很好地工作于數字電源中，并有著較好的階躍響應特性。同時，文中的WSAR-ADC測得動態功耗為45.5 μW，其中WSAR-ADC中的比較器的動態功耗為44.2 μW。基本符合開關電源設計要求，充分驗證了該WSAR-ADC在電源中應用的可行性。

5 結束語

設計了一種采用WSAR-ADC的數字DC-DC轉換器。其輸出電壓為1 V，負載電流可達2 A。在該電源系統中，主要是對傳統的SAR-ADC利用加窗的方法進行了改進。使得該ADC的整體功耗和復雜度都大大降低。針對該WSAR-ADC給出了系統級的測試方法，并開發關鍵的行為級代碼，即對于不同應用，不同的輸出電壓、電流和不同的電感電容值，采用蟻群算法對PID參數進行整定，使得該控制器能夠應用到更廣泛的范圍去，相對模擬控制的開關電源來說也具有很大的靈活性。為進一步研究數模單片全集成的數控DC-DC奠定了基礎。

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A buck DC-DC controller based on WSAR-ADC

TIAN Dengyao，FENG Quanyuan
Institute of Microelectronics，Southwest Jiaotong University，Chengdu 610031，China

A buck DC-DC controller based on window successive approximation register（WSAR）and analog-to-digital converter（ADC）was designed.It is applicable to digital power system.The circuit complexity can be re-duced by adding the window function to process input voltage；and the PID（proportion integration differentiation）parameters setting of the DC-DC controller is completed using the ant colony algorithm，which makes the whole sys-tem work stably.The circuit is implemented under Bipolar／CMOS／DMOS（BCD）0.5 μm process，the input volt-age is 3.3 V，and the output voltage is 1 V.The designed maximum load current is 2 A，the ripple of output voltage is less than 9 mV.After verification，the switch frequency is 500 kHz.This buck DC-DC controller can meet the demand of digital power sampling.

windows；successive approximation register；ADC；digital power；PID；DC-DC controller；buck circuit

TN495

A

1009-671X（2014）05-001-05

10.3969／j.issn.1009-671X.201312013

2013-12-24.

日期：2014-09-24.

國家自然科學基金重大資助項目（60990320；60990323）；國家自然科學基金面上資助項目（61271090）；863計劃重大資助項目（2012AA012305）.

田登堯（1988-），男，博士研究生；

馮全源（1963-），男，教授，博士生導師.

馮全源，E-mail：fengquanyuan＠163.com.

http：／／www.cnki.net／kcms／doi／10.3969／j.issn.1009-671X.201312013.html