斬波調制的1.25V CMOS帶隙基準電壓源

黃燦燦

斬波調制的1.25V CMOS帶隙基準電壓源

黃燦燦

帶隙基準電壓源廣泛應用在模擬集成電路中，為集成電路芯片系統提供穩定的直流參考電壓，是電路設計中不可或缺的一個單元模塊。設計了1.25V CMOS 帶隙基準電壓源電路，采用斬波調制技術改進了電路結構，以提高輸出基準電壓的精度。基于CSMC 0.5μm CMOS 工藝，使用Cadence工具對未采用斬波調制的電路和采用斬波調制的電路的輸出電壓分別在typical工藝角下進行仿真。仿真結果顯示, 采用斬波調制后，輸出基準電壓由1.05V變化到1.21V，誤差由16%減小到了3.28%。

CMOS；帶隙基準源；斬波；失調電壓；

0 引言

要制備高精度的模擬集成電路，設計一個與偏置、溫度和電源變化無關，與工藝角弱相關的穩定的電流源或電壓源是模擬集成電路設計中非常重要的部分。目前，帶隙基準電壓源和電流源正廣泛應用在各種模擬、數模混合信號集成電路及片上系統中，如A/D和D/A轉換器系統，LED背光驅動電路芯片等。圖1是兩種經典的CMOS帶隙基準電壓源電路的拓撲結構。CMOS帶隙基準電壓源電路一般由雙極型晶體管（BJT）、運算放大器、若干MOS管和電阻組成如圖1所示：

一般情況下，帶隙基準源的輸出精度直接決定了所在的電路系統的輸出精度。要提高帶隙基準源的精度，就要知道產生輸出誤差的原因。造成帶隙基準源輸出精度的原因有很多，

其中運算放大器的誤差對帶隙基準源電路的輸出精度影響最大。也就是說，消除運放中的失調電壓，就能很大程度提高帶隙基準源的輸出精度。

消除或減小運放失調電壓的設計方法主要有自動調零技術、微調技術以及斬波調制技術等。自動調零技術適用于開關電容等離散信號電路，在采樣過程中保持失調電壓，再從信號中減去失調部分，從而降低運放的失調[1]。微調技術運用雙極工藝，通常在芯片制作完成后對器件進行調整，這種技術所需設備昂貴，導致芯片成本增加。本文采用的斬波調制技術[2]，適用于連續時間電路，有效消除了運放的失調電壓。

1 1.25VCMOS帶隙基準源電路的設計

1.1 帶隙基準源的基本原理

將兩個擁有相反溫度系數的電壓V+和V-以合適的權重α、β相加，則最終獲得具有零溫度系數的基準電壓[3]如公式(1)：

這樣就得到具有零溫度系數的基準電壓，其基本表達式可表示為公式(2)：

利用雙極型晶體管（BJT）的兩個特性：① V_BE與絕對溫度成反比；② ?V_BE與絕對溫度成正比；使得雙極晶體管成為帶隙電壓基準的核心。

（1）負溫度系數

對一個雙極晶體管，基極-發射極電壓V_BE的溫度系數為公式(3)：

（2）正溫度系數

如果兩個同樣的雙極晶體管（飽和電流相等）偏置的集電極電流分別為nI和I，并忽略它們的基極電流，那么它們基極-發射極的電壓差值為公式(4)：

（3）實現零溫度系數的基準電壓

1.2 1.25V CMOS帶隙基準電壓源的電路設計

如圖2所示：

圖2 Sub-Bandgap

本文采用的一種 Sub-Bandgap基準電壓源的電路拓撲結構。與圖1的兩種經典的帶隙基準源電路結構有所不同，圖2所示的Sub-Bandgap基準電壓源中，雙極型三極管Q1，Q2上各并聯了一個相同阻值的電阻R1。這兩個相同阻值的電阻，保持了整體電路的對稱性，且對雙極型三極管Q1， Q2起到了分流保護的作用。

如圖2所示，MP1、MP2、MP3構成了共柵共源電流鏡，OA1是運算放大器，Q1、Q2是一對相同的雙極型晶體管（它們的飽和電流相等），R、R1、Ro均為電阻。Vdd為輸入端，Vref為輸出端。

根據公式（1）-（4）進行計算公式(6)(7)(8)(9)：

其中，n為Q1、Q2管并聯個數比。

考慮到版圖設計的對稱性，雙極晶體管通常畫成3X3,5X5或7X7的矩陣。由于片內雙極晶體管的面積很大，3X3矩陣的使用頻率最高。所以Q1、Q2的比例取1:8，也就是說八個Q2管并聯。即這里n取8。

代入公式（10），可求得：R1=8.27R。

取R=22.627 KΩ（根據st3600工藝庫中給出的阻值），則R1約為181.016KΩ。Ro取十倍R，即220 KΩ得到Vref=1.25V。

但是，將這些參數值代入電路中，發現并不能得到很好的輸出。此時，在仿真工具中測量Q1和Q2的基極-發射極電壓，發現分別為665mV和611mV，這與假定的750mV相差很大。所以必須重新計算R1。

取Q1、Q2的基極-發射極電壓為665mV和611mV的均值638mV，代入公式(3)可得公式(11)：

2 采用斬波調制改進帶隙基準源電路

2.1 運算放大器的失調電壓對帶隙基準源的影響

由于實際制造工藝的每一道工序的不確定性，都會使得理論上設計相同的器件之間存在失配。這種失配包括 MOS管尺寸之間的失配，MOS管的閾值電壓之間的失配等。

為了提高電路的抗干擾能力，CMOS運算放大器的輸入級一般采用CMOS差分放大器。而對一個簡單的CMOS差分放大器，器件之間的失配會引入直流失調電壓。CMOS差分放大器中采用恒流源M3和M4作為有源負載如圖3所示：

圖3 CMOS差分放大器

[4]中提到，理想情況下，CMOS差分放大器是一個完全對稱的結構。當輸入差分對電壓差為零時，即0時，則輸出差分對的電壓差也為零，即0，且但事實上，由于MOSFET閾值電壓的失配，對管M1和M2，M3和M4之間也存在失配，所以當輸入正負端的壓差0時，輸出正負端的壓差也不為零，即，且這樣的失配造成了在理想運放的正負極輸入端之間，存在一個失調電壓Vos。

在仿真過程中為模擬真實情況的運算放大器，如圖 4所示：

圖4 加入失調電壓的運算放大器仿真模型

在理想運放模型的一個輸入端加上一個偏置電壓作為失調電壓，偏置電壓的大小一般在十毫伏到幾十毫伏間。

那么，代入運算放大器的失調電壓Vos到公式（9）進行計算,實際基準的輸出電壓為公式(12)：

由(12)可以看出，運放的失調電壓在基準輸出端被放大了Ro/R倍，在本文設計的1.25V帶隙基準電路中，運放的失調電壓在基準輸出端被放大了十倍。

2.2 斬波調制的帶隙基準電壓源

參考文獻[5]介紹了斬波調制的工作原理圖，即圖5。

圖5 斬波調制的工作原理

閉合及斷開的狀態完全相反。假設運放的增益為A；輸入電壓正負端的電壓差為Vin；運放正負輸出端口的電壓差為V1。

取(14)與(16)式的V2的平均值，就得到了一個完全與運放的offset失調電壓無關的值。可以運用低通RC濾波器來實現這個數值，這樣就能消除了運放失調電壓帶來的誤差。這就是斬波調制技術的基本原理。

如圖6所示：

圖6 斬波調制的帶隙基準源電路結構

運用斬波調制技術改進帶隙基準電壓源的電路結構。

在圖6中，運算放大器OP的電路中也加入了斬波調制，電路結構如圖7所示：

圖7 斬波調制的運算放大器電路結構

在圖6和圖7中，控制信號CLK與CLKB一對反相的周期方波信號。

3 Cadence仿真

基于CMSC 0.5μm工藝，在typical工藝角下，設置連接在運算放大器OP輸入端口的失調電壓Vos值為零。測得運放輸入輸出端口的電壓分別為 665.986mV，665.565mV，所以運放輸入端電壓的平均值為665.775mV。設運放正負輸入端電壓誤差為±2%，則失調電壓Vos等于（665.775*2%）mV，即13mV。

更改仿真激勵設置失調電壓Vos的值為13mV，仿真得到輸出基準電壓Vref1值為1.05V。所以，與理想的基準電壓1.25V相比較，絕對誤差?Vref1為0.2V，相對誤差為16%。

加入斬波調制后，設置控制信號CLK與CLKB的頻率為50kHz。仿真得到輸出基準電壓Vref2在前半個控制信號周期內的值為1.3302V，在后半個周期內的值為1.0879V。也就是說，Vref2在一個完整控制信號的周期內的平均值Average(Vref2)為1.209V。則與理想的輸出基準電壓值1.25V相比較，絕對誤差?Vref2為0.041V，相對誤差為3.28%。通過加入RC低通濾波器（LPF）可以得到輸出電壓為1.209V。

對比不加入斬波調制和加入斬波的帶隙基準源電路，在typical工藝角下，運放失調電壓Vos為13mV時，斬波調制的帶隙基準源前仿真得到的輸出基準電壓的平均值的相對誤差遠小于原電路仿真得到的輸出基準的誤差。可見，斬波調制技術對該帶隙基準源電路起到了改進的作用，減小了運算放大器失調電壓帶來的誤差。

在-40℃到85℃范圍內斬波調制的帶隙基準電壓源的溫度掃描曲線如圖8所示。利用仿真工具spectre中的calculator，計算得到溫漂系數為77.5 ppm/℃。對輸入電源電壓VDD在2V至7V范圍內掃描，得到電源抑制曲線，如圖9所示：

圖8 斬波調制的帶隙基準源的溫度特性

圖9 斬波調制的帶隙基準電壓源的PSRR

參考文獻

[1] 曹楹;洪志良,窄帶射頻接收系統中帶通 Σ-△調制器的設計[J]-微電子學2007.

[2] LIU L X;YANG Y T;ZHU Z M A, High Accuracy Bandgap Reference with Chopped Modulator to Compensate MOSFET Mismatch[c], 2005.

[3] 何樂年，王憶，模擬集成電路設計與仿真[M]，科學出版社，2008.

[4] 洪志良等，模擬集成電路分析與設計（第二版）[M]，科學出版社，2011.

[5] 劉簾曦，楊銀堂，朱樟明，基于MOSFET失配分析的低壓高精度CMOS帶隙基準源，西安電子科技大學學報（自然科學版）[J]，第32卷第3期，2005年6月.

1.25V Chopped CMOS Bandgap Voltage Reference Source

Huang Cancan
(School of Information Science and Technology, Fudan University, Shanghai 200433, China)

As one of the most important unit or module, bandgap voltage reference source is widely used in analog integrated circuits, in order to provide stable DC reference for the integrated circuits (IC) chip systems. A 1.25V CMOS bandgap voltage reference source is designed and the schematic diagram is restructured by adding chopper structure to improve the accuracy of output reference voltage. In this paper, based on CSMC’s 0.5μm CMOS process, the output voltages of the circuit without chopped structure and the chopped circuit is respectively simulated under typical process corner with Cadence tools. The simulation results show that output voltage of circuit changes from 1.06V to 1.21V by adding chopped structure; the error of output accuracy is decreased from16% to 3.28%.

CMOS; Bandgap Reference Voltage; Chopper Technology; Offset Voltage

TN47

A

1007-757X(2014)06-0031-04

2014.04.14)

黃燦燦(1990-)，女，復旦大學，信息科學與工程學院，碩士研究生，研究方向：集成電路設計，上海，201203