基于FPGA的邏輯分析儀

龍菲　趙一帆

摘 要 邏輯分析儀用于涉及大量信號或復雜的觸發器要求的數字測量，但是以往的獨立式邏輯分析儀不僅結構復雜，而且價格昂貴。文章介紹了一種基于FPGA的邏輯分析儀，闡述了邏輯分析儀的硬件電路設計和軟件設計部分。該邏輯分析儀通過液晶顯示屏顯示，它既可以和設計任務集成在一起，作為設計的一部分，對被測信號的時序邏輯進行分析和測試，也可以單獨作為簡易邏輯分析儀使用。本設計采用Altera公司的Cyclone IV E芯片EP4CE15F17C8作為硬件平臺，QuartusⅡ與Nios Ⅱ為軟件平臺，用Verilog語言設計了一個邏輯分析儀。

關鍵詞 FPGA；QuartusⅡ；Nios Ⅱ；邏輯分析儀；Verilog

中圖分類號：TM935 文獻標識碼：A 文章編號：1671-7597（2014）08-0197-02

1 緒論

1）隨著數字技術和計算機的發展，邏輯分析儀成為一種適用于硬件分析和軟件分析的嶄新的測量儀器。邏輯分析儀已成為電路設計中不可缺少的設備，當工程師在測試數字方面的邏輯關系和模擬方面的模擬量時，也就是數模混合信號電路的設計階段，必須分析數字部分的邏輯關系以及邏輯部分的模擬量。傳統的方法由于電子技術迅速發展，它對于分析系統邏輯關系是遠遠不夠的。作為一種類似于示波器的波形測試儀器，邏輯分析儀可以監測硬件電路工作時的邏輯電平（高或低）并加以存儲，最后用圖形的方式直觀地表達出來，這使得檢測、分析電路設計（硬件設計和軟件設計）中的錯誤更加容易，從而解決了傳統方法的缺陷。我們可以通過邏輯分析儀迅速地定位錯誤，解決問題，達到事半功倍的效果。

FPGA器件及其開發系統是開發大規模數字集成電路的新技術，在FPGA開發軟件的支持下，它將現代VLSI邏輯集成的優點和可編程器件的靈活設計、制作及上市快速的長處相結合。采用FPGA技術，設計者可直接根據系統要求定義和修改其邏輯功能，使一個包含數千個邏輯門的數字系統設計得以實現可在幾天內完成所需電路，所以無論是從產品上市速度而言，還是從設計制作成本而言，在較大的應用范圍內FPGA均優于掩膜設計制作的ASIC。多平臺FPGA在加快FPGA技術進入許多新應用領域方面具有革命性意義。

2）邏輯分析儀的基本結構及工作機理。基于FPGA的邏輯分析儀主要由三部分構成：液晶顯示屏、高速比較器、核心板。由于FPGA（現場可編程門陣列）可實現無限次的反復編程設計，使用快速方便，并且可現場編程模擬等特點，所以本系統中比較復雜的控制器部分、采樣部分、激勵部分、I/O接口部分都采用FPGA實現；其他的由外圍芯片組成。外圍芯片上主要有RAM及數據緩沖、鎖存等數據通道部分。

Altera Cyclone FPGA是目前市場上性價比最優且價格最低的FPGA。Cyclone器件具有為大批量價格敏感應用優化的功能集，這些應用市場包括消費類、工業類、汽車業、計算機和通信類。本設計采用Altera公司的CycloneIV E芯片EP4CE15F17C8作為硬件平臺。

3）QuartusII與NiosⅡ簡介。QuartusII是Altera公司設計的綜合性PLD/FPGA開發軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescription Language）等多種輸入設計形式，自有內嵌的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。

NiosⅡ嵌入式處理器是Altera公司推出的采用哈佛結構并具有32位指令集的第二代片上可編程的軟核處理器，其最大的優點是模塊化的硬件結構，以及由此帶來的靈活性和可裁減性。相對于傳統的處理器，NiosⅡ可以在設計階段根據實際的需求來增減外設的數量和種類。設計者可以使用Altera提供的開發工具SOPC Builder，在此基礎上可以很快地將硬件系統（包括處理器、存儲器、外設接口和用戶邏輯電路）與常規軟件集成在單一可編程芯片中。而且SOPC Builder還提供了標準的接口方式，用戶可以將自己的外圍電路做成NiosⅡ軟核并形成可以添加的外設模塊，這種設計方式更加方便了各類系統的調試。

在Quartus II與NiosⅡ中都會用到Verilog HDL語言進行程序設計與代碼編寫。Verilog HDL是一種硬件描述語言，它用文本形式來描述數字系統硬件的結構和行為，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

4）邏輯分析儀硬件設計。邏輯分析儀硬件電路由Altera公司的CycloneIV E芯片EP4CE15F17C8構建。利用EP4CE15F17C8主要完成數據采集電路的設計硬件電路如圖1所示。

圖1 原理方框圖

信號源發送數據至外接高速比較器，采集到的輸入信號通過高速比較器與門限電壓進行比較，以確定其值為0或1，FPGA經過采樣和判斷處理后，存儲到SDRAM中，并由軟件編程控制將波形顯示到液晶顯示屏上面。

2 實驗過程

1）建硬件平臺。運用QuartusⅡ搭建CPU與其他模塊。首先，由PLL產生系統時鐘與采樣時鐘。由于本文討論的是四通道的邏輯分析儀，所以共用了4個串轉并模塊與sram來存儲數據，數據通過串轉并進入sram存儲最終進入CPU。

另外我們需要搭建外圍電路進行數據高速比較，高速比較器用的是TI公司的TLV 3502型號的4.5ns 軌至軌比較器。該推挽輸出比較器TLV 350x系列提供一個延遲時間為4.5ns的快速傳播延遲時間并且操作電壓范圍為+2.7 V至+5.5 V，超越擺幅輸入共模范圍，使其成為低電壓應用中的理想選擇。軌到軌輸出直接驅動或者CMOS或者TTL邏輯。圖2為該高速比較器的內部圖，圖3為電路圖。

圖3 外圍電路電路圖

2）搭建軟件平臺。利用Nios Ⅱ進行驅動，并控制顯示屏界面。其中顯示屏驅動代碼為自帶的，另外我們編寫了控制代碼對顯示屏的顯示進行布局控制。

3 結論

由測試結果可知本設計能夠很好地實現簡易邏輯分析儀的功能，具體測試指標如四路波形顯示均達到實際使用要求，整體性能穩定良好。在計算機數字視頻信號處理系統研制中使用這種自制的邏輯分析儀進行觀測幫助完成了信號分析和測試等重要任務收到了很好的效果。采用芯片EP4CE15F17C8作為硬件平臺，QuartusⅡ與NiosⅡ為軟件平臺，用Verilog HDL語言可設計出具有多級采樣時鐘邏輯分析儀，上述的設計過程通過利用FPGA設計邏輯分析儀，軟件設計替代了傳統的電路硬件設計，不僅設計的靈活性得到了提高，電路設計所受到的硬件方面的限制也得到了降低，另外系統的成本也得以降低。這種基于FPGA的邏輯分析儀不僅具有廣闊的實用性，還具有廣泛的應用性，經濟和社會效益得以實現，在學校教育和科學研究上都會產生一定意義。

參考文獻

[1]王建國，汪新新.基于FPGA的簡易邏輯分析儀的設計[J].微計算機信息，2008，24（10-1）：214-216.

[2]左超，周金剛，崔長生.基于FPGA的簡易邏輯分析儀[J].電子工程師，2008，34（12）：4-7.

[3]張俊濤，馬文博.基于FPGA簡易邏輯分析儀的設計與實現[J].化工自動化及儀表，2011，38（9）：1128-1130.

[4]程達，唐宏昊，邢玉秀.基于FPGA的簡易邏輯分析儀設計[J].國外電子元器件，2008，1（9）：25-29.

[5]王景存，李炳生，郝國法，等.用FPGA實現數字邏輯分析儀設計[J].武漢科技大學學報，2001，3（24）：298-300.

[6]王培元.基于FPGA的邏輯分析儀設計[J].襄樊學院學報，2009，30（5）：34-81.

作者簡介

龍菲（1991-），女，四川達州人，大四在讀，研究方向：微電子。

趙一帆（1992-），四川省成都人，大四在讀，研究方向：微電子。endprint

摘 要 邏輯分析儀用于涉及大量信號或復雜的觸發器要求的數字測量，但是以往的獨立式邏輯分析儀不僅結構復雜，而且價格昂貴。文章介紹了一種基于FPGA的邏輯分析儀，闡述了邏輯分析儀的硬件電路設計和軟件設計部分。該邏輯分析儀通過液晶顯示屏顯示，它既可以和設計任務集成在一起，作為設計的一部分，對被測信號的時序邏輯進行分析和測試，也可以單獨作為簡易邏輯分析儀使用。本設計采用Altera公司的Cyclone IV E芯片EP4CE15F17C8作為硬件平臺，QuartusⅡ與Nios Ⅱ為軟件平臺，用Verilog語言設計了一個邏輯分析儀。

關鍵詞 FPGA；QuartusⅡ；Nios Ⅱ；邏輯分析儀；Verilog

中圖分類號：TM935 文獻標識碼：A 文章編號：1671-7597（2014）08-0197-02

1 緒論

1）隨著數字技術和計算機的發展，邏輯分析儀成為一種適用于硬件分析和軟件分析的嶄新的測量儀器。邏輯分析儀已成為電路設計中不可缺少的設備，當工程師在測試數字方面的邏輯關系和模擬方面的模擬量時，也就是數模混合信號電路的設計階段，必須分析數字部分的邏輯關系以及邏輯部分的模擬量。傳統的方法由于電子技術迅速發展，它對于分析系統邏輯關系是遠遠不夠的。作為一種類似于示波器的波形測試儀器，邏輯分析儀可以監測硬件電路工作時的邏輯電平（高或低）并加以存儲，最后用圖形的方式直觀地表達出來，這使得檢測、分析電路設計（硬件設計和軟件設計）中的錯誤更加容易，從而解決了傳統方法的缺陷。我們可以通過邏輯分析儀迅速地定位錯誤，解決問題，達到事半功倍的效果。

FPGA器件及其開發系統是開發大規模數字集成電路的新技術，在FPGA開發軟件的支持下，它將現代VLSI邏輯集成的優點和可編程器件的靈活設計、制作及上市快速的長處相結合。采用FPGA技術，設計者可直接根據系統要求定義和修改其邏輯功能，使一個包含數千個邏輯門的數字系統設計得以實現可在幾天內完成所需電路，所以無論是從產品上市速度而言，還是從設計制作成本而言，在較大的應用范圍內FPGA均優于掩膜設計制作的ASIC。多平臺FPGA在加快FPGA技術進入許多新應用領域方面具有革命性意義。

2）邏輯分析儀的基本結構及工作機理。基于FPGA的邏輯分析儀主要由三部分構成：液晶顯示屏、高速比較器、核心板。由于FPGA（現場可編程門陣列）可實現無限次的反復編程設計，使用快速方便，并且可現場編程模擬等特點，所以本系統中比較復雜的控制器部分、采樣部分、激勵部分、I/O接口部分都采用FPGA實現；其他的由外圍芯片組成。外圍芯片上主要有RAM及數據緩沖、鎖存等數據通道部分。

Altera Cyclone FPGA是目前市場上性價比最優且價格最低的FPGA。Cyclone器件具有為大批量價格敏感應用優化的功能集，這些應用市場包括消費類、工業類、汽車業、計算機和通信類。本設計采用Altera公司的CycloneIV E芯片EP4CE15F17C8作為硬件平臺。

3）QuartusII與NiosⅡ簡介。QuartusII是Altera公司設計的綜合性PLD/FPGA開發軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescription Language）等多種輸入設計形式，自有內嵌的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。

NiosⅡ嵌入式處理器是Altera公司推出的采用哈佛結構并具有32位指令集的第二代片上可編程的軟核處理器，其最大的優點是模塊化的硬件結構，以及由此帶來的靈活性和可裁減性。相對于傳統的處理器，NiosⅡ可以在設計階段根據實際的需求來增減外設的數量和種類。設計者可以使用Altera提供的開發工具SOPC Builder，在此基礎上可以很快地將硬件系統（包括處理器、存儲器、外設接口和用戶邏輯電路）與常規軟件集成在單一可編程芯片中。而且SOPC Builder還提供了標準的接口方式，用戶可以將自己的外圍電路做成NiosⅡ軟核并形成可以添加的外設模塊，這種設計方式更加方便了各類系統的調試。

在Quartus II與NiosⅡ中都會用到Verilog HDL語言進行程序設計與代碼編寫。Verilog HDL是一種硬件描述語言，它用文本形式來描述數字系統硬件的結構和行為，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

4）邏輯分析儀硬件設計。邏輯分析儀硬件電路由Altera公司的CycloneIV E芯片EP4CE15F17C8構建。利用EP4CE15F17C8主要完成數據采集電路的設計硬件電路如圖1所示。

圖1 原理方框圖

信號源發送數據至外接高速比較器，采集到的輸入信號通過高速比較器與門限電壓進行比較，以確定其值為0或1，FPGA經過采樣和判斷處理后，存儲到SDRAM中，并由軟件編程控制將波形顯示到液晶顯示屏上面。

2 實驗過程

1）建硬件平臺。運用QuartusⅡ搭建CPU與其他模塊。首先，由PLL產生系統時鐘與采樣時鐘。由于本文討論的是四通道的邏輯分析儀，所以共用了4個串轉并模塊與sram來存儲數據，數據通過串轉并進入sram存儲最終進入CPU。

另外我們需要搭建外圍電路進行數據高速比較，高速比較器用的是TI公司的TLV 3502型號的4.5ns 軌至軌比較器。該推挽輸出比較器TLV 350x系列提供一個延遲時間為4.5ns的快速傳播延遲時間并且操作電壓范圍為+2.7 V至+5.5 V，超越擺幅輸入共模范圍，使其成為低電壓應用中的理想選擇。軌到軌輸出直接驅動或者CMOS或者TTL邏輯。圖2為該高速比較器的內部圖，圖3為電路圖。

圖3 外圍電路電路圖

2）搭建軟件平臺。利用Nios Ⅱ進行驅動，并控制顯示屏界面。其中顯示屏驅動代碼為自帶的，另外我們編寫了控制代碼對顯示屏的顯示進行布局控制。

3 結論

由測試結果可知本設計能夠很好地實現簡易邏輯分析儀的功能，具體測試指標如四路波形顯示均達到實際使用要求，整體性能穩定良好。在計算機數字視頻信號處理系統研制中使用這種自制的邏輯分析儀進行觀測幫助完成了信號分析和測試等重要任務收到了很好的效果。采用芯片EP4CE15F17C8作為硬件平臺，QuartusⅡ與NiosⅡ為軟件平臺，用Verilog HDL語言可設計出具有多級采樣時鐘邏輯分析儀，上述的設計過程通過利用FPGA設計邏輯分析儀，軟件設計替代了傳統的電路硬件設計，不僅設計的靈活性得到了提高，電路設計所受到的硬件方面的限制也得到了降低，另外系統的成本也得以降低。這種基于FPGA的邏輯分析儀不僅具有廣闊的實用性，還具有廣泛的應用性，經濟和社會效益得以實現，在學校教育和科學研究上都會產生一定意義。

參考文獻

[1]王建國，汪新新.基于FPGA的簡易邏輯分析儀的設計[J].微計算機信息，2008，24（10-1）：214-216.

[2]左超，周金剛，崔長生.基于FPGA的簡易邏輯分析儀[J].電子工程師，2008，34（12）：4-7.

[3]張俊濤，馬文博.基于FPGA簡易邏輯分析儀的設計與實現[J].化工自動化及儀表，2011，38（9）：1128-1130.

[4]程達，唐宏昊，邢玉秀.基于FPGA的簡易邏輯分析儀設計[J].國外電子元器件，2008，1（9）：25-29.

[5]王景存，李炳生，郝國法，等.用FPGA實現數字邏輯分析儀設計[J].武漢科技大學學報，2001，3（24）：298-300.

[6]王培元.基于FPGA的邏輯分析儀設計[J].襄樊學院學報，2009，30（5）：34-81.

作者簡介

龍菲（1991-），女，四川達州人，大四在讀，研究方向：微電子。

趙一帆（1992-），四川省成都人，大四在讀，研究方向：微電子。endprint

摘 要 邏輯分析儀用于涉及大量信號或復雜的觸發器要求的數字測量，但是以往的獨立式邏輯分析儀不僅結構復雜，而且價格昂貴。文章介紹了一種基于FPGA的邏輯分析儀，闡述了邏輯分析儀的硬件電路設計和軟件設計部分。該邏輯分析儀通過液晶顯示屏顯示，它既可以和設計任務集成在一起，作為設計的一部分，對被測信號的時序邏輯進行分析和測試，也可以單獨作為簡易邏輯分析儀使用。本設計采用Altera公司的Cyclone IV E芯片EP4CE15F17C8作為硬件平臺，QuartusⅡ與Nios Ⅱ為軟件平臺，用Verilog語言設計了一個邏輯分析儀。

關鍵詞 FPGA；QuartusⅡ；Nios Ⅱ；邏輯分析儀；Verilog

中圖分類號：TM935 文獻標識碼：A 文章編號：1671-7597（2014）08-0197-02

1 緒論

1）隨著數字技術和計算機的發展，邏輯分析儀成為一種適用于硬件分析和軟件分析的嶄新的測量儀器。邏輯分析儀已成為電路設計中不可缺少的設備，當工程師在測試數字方面的邏輯關系和模擬方面的模擬量時，也就是數模混合信號電路的設計階段，必須分析數字部分的邏輯關系以及邏輯部分的模擬量。傳統的方法由于電子技術迅速發展，它對于分析系統邏輯關系是遠遠不夠的。作為一種類似于示波器的波形測試儀器，邏輯分析儀可以監測硬件電路工作時的邏輯電平（高或低）并加以存儲，最后用圖形的方式直觀地表達出來，這使得檢測、分析電路設計（硬件設計和軟件設計）中的錯誤更加容易，從而解決了傳統方法的缺陷。我們可以通過邏輯分析儀迅速地定位錯誤，解決問題，達到事半功倍的效果。

FPGA器件及其開發系統是開發大規模數字集成電路的新技術，在FPGA開發軟件的支持下，它將現代VLSI邏輯集成的優點和可編程器件的靈活設計、制作及上市快速的長處相結合。采用FPGA技術，設計者可直接根據系統要求定義和修改其邏輯功能，使一個包含數千個邏輯門的數字系統設計得以實現可在幾天內完成所需電路，所以無論是從產品上市速度而言，還是從設計制作成本而言，在較大的應用范圍內FPGA均優于掩膜設計制作的ASIC。多平臺FPGA在加快FPGA技術進入許多新應用領域方面具有革命性意義。

2）邏輯分析儀的基本結構及工作機理。基于FPGA的邏輯分析儀主要由三部分構成：液晶顯示屏、高速比較器、核心板。由于FPGA（現場可編程門陣列）可實現無限次的反復編程設計，使用快速方便，并且可現場編程模擬等特點，所以本系統中比較復雜的控制器部分、采樣部分、激勵部分、I/O接口部分都采用FPGA實現；其他的由外圍芯片組成。外圍芯片上主要有RAM及數據緩沖、鎖存等數據通道部分。

Altera Cyclone FPGA是目前市場上性價比最優且價格最低的FPGA。Cyclone器件具有為大批量價格敏感應用優化的功能集，這些應用市場包括消費類、工業類、汽車業、計算機和通信類。本設計采用Altera公司的CycloneIV E芯片EP4CE15F17C8作為硬件平臺。

3）QuartusII與NiosⅡ簡介。QuartusII是Altera公司設計的綜合性PLD/FPGA開發軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescription Language）等多種輸入設計形式，自有內嵌的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。

NiosⅡ嵌入式處理器是Altera公司推出的采用哈佛結構并具有32位指令集的第二代片上可編程的軟核處理器，其最大的優點是模塊化的硬件結構，以及由此帶來的靈活性和可裁減性。相對于傳統的處理器，NiosⅡ可以在設計階段根據實際的需求來增減外設的數量和種類。設計者可以使用Altera提供的開發工具SOPC Builder，在此基礎上可以很快地將硬件系統（包括處理器、存儲器、外設接口和用戶邏輯電路）與常規軟件集成在單一可編程芯片中。而且SOPC Builder還提供了標準的接口方式，用戶可以將自己的外圍電路做成NiosⅡ軟核并形成可以添加的外設模塊，這種設計方式更加方便了各類系統的調試。

在Quartus II與NiosⅡ中都會用到Verilog HDL語言進行程序設計與代碼編寫。Verilog HDL是一種硬件描述語言，它用文本形式來描述數字系統硬件的結構和行為，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

4）邏輯分析儀硬件設計。邏輯分析儀硬件電路由Altera公司的CycloneIV E芯片EP4CE15F17C8構建。利用EP4CE15F17C8主要完成數據采集電路的設計硬件電路如圖1所示。

圖1 原理方框圖

信號源發送數據至外接高速比較器，采集到的輸入信號通過高速比較器與門限電壓進行比較，以確定其值為0或1，FPGA經過采樣和判斷處理后，存儲到SDRAM中，并由軟件編程控制將波形顯示到液晶顯示屏上面。

2 實驗過程

1）建硬件平臺。運用QuartusⅡ搭建CPU與其他模塊。首先，由PLL產生系統時鐘與采樣時鐘。由于本文討論的是四通道的邏輯分析儀，所以共用了4個串轉并模塊與sram來存儲數據，數據通過串轉并進入sram存儲最終進入CPU。

另外我們需要搭建外圍電路進行數據高速比較，高速比較器用的是TI公司的TLV 3502型號的4.5ns 軌至軌比較器。該推挽輸出比較器TLV 350x系列提供一個延遲時間為4.5ns的快速傳播延遲時間并且操作電壓范圍為+2.7 V至+5.5 V，超越擺幅輸入共模范圍，使其成為低電壓應用中的理想選擇。軌到軌輸出直接驅動或者CMOS或者TTL邏輯。圖2為該高速比較器的內部圖，圖3為電路圖。

圖3 外圍電路電路圖

2）搭建軟件平臺。利用Nios Ⅱ進行驅動，并控制顯示屏界面。其中顯示屏驅動代碼為自帶的，另外我們編寫了控制代碼對顯示屏的顯示進行布局控制。

3 結論

由測試結果可知本設計能夠很好地實現簡易邏輯分析儀的功能，具體測試指標如四路波形顯示均達到實際使用要求，整體性能穩定良好。在計算機數字視頻信號處理系統研制中使用這種自制的邏輯分析儀進行觀測幫助完成了信號分析和測試等重要任務收到了很好的效果。采用芯片EP4CE15F17C8作為硬件平臺，QuartusⅡ與NiosⅡ為軟件平臺，用Verilog HDL語言可設計出具有多級采樣時鐘邏輯分析儀，上述的設計過程通過利用FPGA設計邏輯分析儀，軟件設計替代了傳統的電路硬件設計，不僅設計的靈活性得到了提高，電路設計所受到的硬件方面的限制也得到了降低，另外系統的成本也得以降低。這種基于FPGA的邏輯分析儀不僅具有廣闊的實用性，還具有廣泛的應用性，經濟和社會效益得以實現，在學校教育和科學研究上都會產生一定意義。

參考文獻

[1]王建國，汪新新.基于FPGA的簡易邏輯分析儀的設計[J].微計算機信息，2008，24（10-1）：214-216.

[2]左超，周金剛，崔長生.基于FPGA的簡易邏輯分析儀[J].電子工程師，2008，34（12）：4-7.

[3]張俊濤，馬文博.基于FPGA簡易邏輯分析儀的設計與實現[J].化工自動化及儀表，2011，38（9）：1128-1130.

[4]程達，唐宏昊，邢玉秀.基于FPGA的簡易邏輯分析儀設計[J].國外電子元器件，2008，1（9）：25-29.

[5]王景存，李炳生，郝國法，等.用FPGA實現數字邏輯分析儀設計[J].武漢科技大學學報，2001，3（24）：298-300.

[6]王培元.基于FPGA的邏輯分析儀設計[J].襄樊學院學報，2009，30（5）：34-81.

作者簡介

龍菲（1991-），女，四川達州人，大四在讀，研究方向：微電子。

趙一帆（1992-），四川省成都人，大四在讀，研究方向：微電子。endprint