新型高頻數字化收信機的設計與實現*

(1.上海美多通信設備有限公司 上海 200333)(2.海軍駐上海地區通信軍事代表室 上海 200333)

新型高頻數字化收信機的設計與實現*

柴建軍1楊春順2

(1.上海美多通信設備有限公司 上海 200333)(2.海軍駐上海地區通信軍事代表室 上海 200333)

根據軟件無線電技術設計思想,設計并實現一種新型高性能高頻數字化收信機。介紹了采用一次變頻超外差體制的高中頻數字化總體方案架構,著重對前端模擬射頻信道、頻率合成器和數字信號處理模塊的方案設計、實施作了詳細分析,對低通濾波器、混頻器、中頻濾波器、DDS、ADC、DDC、DSP等關鍵元器件選擇作了說明。最后給出了該方案工程應用的性能指標結果。

HF收信機;高中頻;動態范圍;頻率合成;數字信號處理

ClassNumberTM935

1 引言

高頻通信具有無中繼遠程通信能力,是唯一不受網絡樞紐和有源中繼制約的遠程通信手段,抗摧毀能力強。另外,短波通信還具有機動靈活、網絡重構快捷等特點。所以在特定的通信領域被廣泛采用。但是,現代電子設備繁多,電磁環境復雜,相互干擾嚴重。特別是車、船上的通信收發信機設備距離很近。以高頻通信設備為例,發射機的殘余信號在收信機輸入端產生的電平達120dBμV(即13dBm)或更高[1]。而所需接收的有用微弱信號電平可能僅-6dBμV～0dBμV(即-113dBm～-107dBm)。因此,要求收信機處理的信號動態范圍高達120～126dB。另外,強干擾信號與所接收信號頻率僅相距數十千赫。因此,抗干擾、大動態是收信機面臨的新課題。另外,隨著通信技術和電子技術的發展,現代高頻通信技術與傳統的相比有了長足的進步。特別是近年來,DDS技術、高性能A/D模數轉換、高速數字信號處理等技術的發展,為基于軟件無線電技術的新型高性能HF數字化收信機的研制奠定良好的基礎。

2 總體方案架構及原理

基于軟件無線電技術的高頻數字化收信機是高頻通信收信機的發展方向。其主要設計思想是高速模數(A/D)轉換器盡量靠近天線,以數字信號處理的方法實現高頻接收信號的變頻、濾波、解調等工作,在提高并確保戰術技術指標的同時,還具有靈活、開放的特點,也是未來多功能、多模式、可編程模塊化收信機的重要技術基礎[2]。

從射頻直接進行數字化處理是一種方案。其優點:可以簡化射頻前端模擬硬件,尤其省去了頻率合成器、混頻電路等,降低系統引入的設計噪聲,減少組合音干擾,降低了功耗、體積,提高可靠性,工作頻率、信號帶寬、解調方式等參數可進行靈活設計,便于向軟件化、模塊化、標準化方向發展。其不足:一般射頻頻段內會存在若干強窄帶干擾信號,當接收的信號很弱或相對于干擾有用信號很小時,模數轉換器(ADC)需要具備很大的動態范圍,所以對ADC指標要求很高,實現難度很大。二是數字信號處理器對射頻窄帶信號進行信道分離解調的難度也很大。實踐表明,以現有的技術,一些抗干擾指標、動態范圍等難以滿足實際使用要求。

另一種方案是高中頻數字化方案。早期,由于ADC器件性能等因素,往往采用二次或三次變頻,在很低頻率的中頻上進行數字化處理,如在25kHz或1.4MHz的中頻頻率上進行模數轉換。當前,比較可行是采用一次變頻的超外差體制高中頻數字化技術方案[3],如圖1所示。

圖1 總體方案原理框圖

該方案工作原理:從天線接收下來的HF射頻信號,經過低通濾波器、混頻器、帶通濾波器、抗混疊濾波、中頻放大器等電路,由ADC進行信號模數轉換,完成信號采樣。然后經過數字下變頻器實現信號的頻譜搬移和抽樣速率變換,最后,通過基帶信號處理部分完成信號的解調,經過DAC轉換、放大后輸出。其中,頻率合成器模塊產生本振信號和數字信號處理所需的時鐘信號。該方案的優點:經過一次變頻后,在固定頻率的中頻上,可采用晶體帶通濾波器進行濾波、放大等措施,射頻前端可有效地完成對信號的濾波提取。降低對ADC的技術要求,以保證A/D轉換的采樣性能,并可合理分配收信機的多個技術指標,方便進行綜合優化。

3 方案實施考慮

針對高中頻數字化方案,主要技術難點是大動態的前端射頻技術、高性能的頻率合成器、合理的信道數字化方案、高性能的模數和數模轉換、信號的抽取濾波及基帶信號處理等。

3.1 大動態射頻模擬前端的設計考慮

射頻模擬前端涉及收信機很多關鍵指標。設計中主要考慮了噪聲系數、中頻頻率、中頻帶寬、動態范圍、增益等參數,以保證收信機整體的靈敏度、帶外三階互調、倒易混頻、中頻抑制比、像頻抑制比等主要性能指標。

當前電磁環境干擾嚴重,突出考慮大動態性能。因此,不設置前端低噪聲射頻放大器,但這為靈敏度指標的實現帶來了困難。前端射頻模擬信道由低通濾波器、混頻器、中頻濾波器、中頻放大器、電子衰減器等部分組成,如圖2所示。主要完成射頻信號的變頻、濾波、放大、模擬AGC等處理,將射頻信號變換為適合于進行ADC直接采樣的中頻信號。

圖2 射頻模擬前端原理框圖

3.1.1 中頻頻率及帶寬的選取

采用一次變頻超外差體制,中頻頻率的選擇很重要。中頻干擾、像頻干擾、非線性失真等都屬于組合頻率干擾和副波道干擾,而合理選擇中頻能大大減少這些干擾的點數。組合頻率干擾公式如下:

fs/fi=(m±1)/(n-m)

(1)

式(1)中fs表示有用信號,fi表示中頻信號,m、n表示任意整數。把不同的m、n代入式(1)中,算出fs/fi比值一般為0.2≤fs/fi≤5。說明:當中頻fi一定時,只要信號頻率fs滿足上式,就可能產生組合頻率干擾。本方案采用高中頻,例如41.4MHz,則波段內fs/fi=0.048～0.72,這個范圍的組合點主要是由很小的高次諧波信號引起的,影響很小。另外,采用高中頻后,因為鏡像頻率和中頻頻率都遠大于波段的最高頻率,前端低通濾波器可以基本抑制鏡像和中頻干擾。另外,中頻頻率又不宜太高,便于ADC器件的選購。綜合考慮,選擇中頻頻率為41.4MHz,選擇中頻帶寬16kHz,可以滿足四個獨立的3kHz信道要求。

3.1.2 模擬信道增益確定及合理分配

收信機靈敏度指標取決于前端射頻模擬信道的噪聲系數。高性能收信機的靈敏度指標要求小于等于0.5μV((S+N)/N=12dB時),在50Ω輸入阻抗條件下等效為-113dBm,則噪聲系數:

NF=Psn-S/N-10lg(BW)+174dBm/Hz

(2)

式(2)中,Psn為-113dBm,S/N=12dB,BW=3kHz,174dBm/Hz為電子熱噪聲。經計算得出NF=14dB,考慮2dB的余量,信道的噪聲系數設計應小于12dB[4]。

模擬信道增益除了與噪聲系數有關,還取決于采樣模數轉換器A/D的性能。在此選用16位AD轉換器,參考電壓設為3.2Vpp,輸入阻抗50Ω時,A/D的量化噪聲為

Nq=10lg[103×(Vpp/2n)2/(12×R)]≈-83dBm

(3)

則前端模擬信道總增益為

G(dB)=Nq+174-NF-10lgB

(4)

式(4)中,NF=12dB,B為檢波前的中頻帶寬,在考核指標時常按照傳統窄帶收信機的方法進行,帶寬選擇3kHz,由此可算出射頻信道總增益為G=45dB。考慮一定的冗余量,要求信道總增益約為48dB。為確保前端電路的大動態,合理分配增益很重要。綜合考慮,實際分配情況如圖2所示。

3.1.3 自動增益控制

-11dBm-48dBm=-59dBm

(5)

即在小信號時,模擬AGC不起控,天線端輸入信號從-113dBm～-59dBm時,由數字信號處理模塊完成控制。天線端輸入信號從-59dBm～+3dBm時,模擬AGC起控,兩級步進衰減器依次工作,可實現62dB的控制范圍;天線端輸入信號從+3dBm～+13dBm時,控制天線固定衰減器完成。以滿足126dB的指標要求。

3.1.4 電路實現的考慮

30MHz低通濾波器擬采用多階橢圓函數濾波器和多階切比雪夫濾波器級聯使用,以保證帶內平滑和阻帶衰減的要求。通過精心設計,30MHz以下帶內插損小于1dB,阻帶衰減的設計要求在鏡像頻率范圍(82.8MHz～112.8MHz)和第一中頻頻率41.4MHz范圍內具有100dB以上的衰減,確保中抗和像抗指標的要求。

混頻器的動態是直接影響系統高線性實現的關鍵指標。在此選用SD5400系列雙平衡混頻器[4],它由四個性能完全一致的增強型MOS場效應管組成,可獲得+30dBm以上的三階截點,變頻損耗約為7dB,本振電平高達+32dBm,這種混頻器雖然有一定的衰減,但具有動態范圍大、組合分量小的優點。

41.4MHz中頻濾波器1為高頻晶體濾波器,要求其帶內波動和插入損耗1dB左右,阻抗特性要恒定,這樣才能使整機的信噪比和抗干擾指標有保證。擬采用雙路分相晶體濾波電路來完成。

41.4MHz中頻濾波器2和中頻濾波器3同樣為高頻晶體濾波器。要求與中頻濾波器1不同,主要要求其阻帶特性好、矩形系數小,對插入損耗的要求可稍微降低,每級有4dB插入損耗。擬采用格型濾波器電路來實現。綜合考慮插入損耗和阻帶指標,采用了兩級分離的濾波器,確保整機的抗干擾性能。

中頻放大器1、2擬采用超高頻低噪聲晶體管組成級聯、大動態、低噪聲放大電路,兩級中頻放大器共27dB的增益以彌補混頻器、濾波器的損耗,保證整機靈敏度指標。中頻放大器3、4可采用運放THS3001實現。

廣西民族文化旅游產業的“互聯網+”升級動力機制及策略選擇……………………………………………………… 漆亞莉（5/19）

3.2 頻率合成器設計考慮

頻率合成器的設計采用DDS與PLL相結合的鎖相混頻方案[6]。如圖3所示。

圖3 頻率合成器原理框圖

其中,BPF是帶通濾波器,PD是鑒相器、LPF是環路低通濾波器、VCO壓控振蕩器。

直接數字頻率合成DDS有兩個數字輸入:頻率設置數據(Δφ)和參考時鐘信號(fCLK),DDS輸出為模擬正弦信號[7]:

fDDS=(Δφ/2n)×fCLK

(6)

式(6)中,n為相位累加器的位數。當相位增量Δφ為1時,其輸出頻率fDDS=fCLK/2n,即為DDS的頻率分辨力,通常DDS的頻率分辨力可達0.1Hz。

當環路鎖定時:

(fDDS+40MHz)/100=fO/N

(7)

式(7)中fO為合成器輸出頻率,100為固定分頻比,N為可變分頻比。上式經變換后得到頻率合成器的輸出頻率為

fO=(fDDS+40MHz)N/100

(8)

式(8)中,(fDDS+40MHz)/100為鑒相頻率fR,約440kHz。

當N變化時,VCO的輸出頻率將以fR為步進變化。為保證連續頻率覆蓋,DDS帶寬必須大于或等于fR,結合實際選用的DDS芯片AD9850,選DDS的帶寬為1MHz左右。當N固定時,改變DDS的輸出頻率就可以使VCO的輸出在fR的頻率間隔內以1Hz的頻率步進變化。

電路實施選擇:

· DDS電路:選用專用集成電路AD9850,器件內部包含直接數字合成器、高速D/A轉換器及比較器電路等,其相位累加器位數為32位,最高時鐘頻率高達125MHz。在本方案中DDS時鐘頻率選為20MHz,由于AD9850在該頻率區間內雜散輸出小,頻譜純度高,從而確保了頻率合成器的性能指標。

· VCO電路:為降低VCO的相位噪聲,選用超高頻、低噪聲的場效應管作為VCO的振蕩管,VCO采用變容二極管電調諧的電感三點式振蕩器,為提高振蕩回路的Q值,振蕩線圈采用焙銀陶瓷線圈。

· 可變分頻器:可變分頻器由雙模前置分頻器MC12009P和集成電路鎖相環MC145146P構成。

· 鑒頻鑒相器:由于鑒相頻率高,使用MC145146P內部的數字鑒相器,難以保證頻率合成器的性能指標,因而鑒頻鑒相器改用兩塊集成電路74HC74、74HC00連接而成,其鑒相頻率約為440kHz。

· 混頻器電路:混頻器電路采用雙平衡混頻器,其本振驅動頻率為40MHz,DDS輸出作為混頻器的信號;混頻器輸出信號經3dB阻抗網絡匹配后,送L、C選頻回路組成的帶通濾波器。

3.3 數字信號處理模塊的設計考慮

數字信號處理模塊主要由模數轉換器、數字下變頻器、數字信號處理器、數模轉換器等組成[8],如圖4所示。

圖4 數字信號處理原理框圖

41.4MHz中頻模擬信號以差分方式經緩沖輸入到A/D的VIN+、VIN-兩個輸入端,A/D以40MHz的采樣率對中頻模擬信號進行采樣,將得到的數字信號送入數字下變頻器。數字下變頻器完成下變頻、抽取、濾波等工作,通過并口將數據傳給DSP,完成基帶信號處理工作,最后由D/A將數字基帶信號轉換成模擬信號輸出。

A/D轉換芯片選擇,模擬中頻信號的頻率、帶寬是A/D芯片選擇的主要依據。本方案選擇AD9446作為模數轉換器件,AD9446是ADI公司推出的16bit模數轉換芯片,它具有100MSPS的采樣速率,同時能在基帶內提供90dBc的SFDR和80dBfs的SNR。該芯片需3.3V/5.0V電源和一個低電壓差分輸入時鐘,但不需要外部參考源。

數字下變頻(DDC)選擇,數字下變頻包括正交混頻、濾波、抽取三大部分。本方案采用的DDC芯片為HSP50216。HSP50216是四路可編程數字下變頻器,具有四個通道,每個通道包括:數字混頻器、正交載波NCO、數字濾波器、重采樣濾波器、一個笛卡爾-極性坐標轉換器和一個自動增益控制(AGC)回路。HSP50216可以接收4路16位數字信號。每個通道載波NCO頻率可以由微處理器分別設置。混頻器的輸出經過CIC和FIR濾波器的濾波,這些濾波器具有各不相同的抽取系數。數字AGC控制的增益調整范圍可以達到96dB。HSP50216的輸出選項有:I采樣值、Q采樣值、幅度、相位、頻率值和AGC的增益。A/D采樣后的信號首先經過5級的CIC濾波器進行512倍的抽取,再經過1級2倍抽取的半帶濾波和30階的FIR低通濾波器并進行4倍抽取,速率降為19.53125kHz;然后采用200階的FIR低通濾波器和25階的FIR復濾波器進行濾波整形。在最后一級采用半帶差值濾波器進行了2倍插值,以39.0625kHz數據速率輸出送到DSP。

數字信號處理器(DSP)選擇,本方案選用TMS320VC5416,是一款性價比極高的定點DSP,具有6通道DMA控制器,3個多通道緩沖串口,用戶可配置的8BIT或16BIT主端口接口,具有128K*16BIT片內RAM。DSP完成對其它模塊進行控制的任務,以及基帶信號的濾波、信號強度檢測、增益控制、解調、音頻數據輸出等任務。常用信號的解調實現,限于篇幅,不作一一介紹,可參閱文獻[8～9]。

D/A模塊采用具有16bit的A/D雙通道和D/A雙通道的AD73322L芯片,輸入輸出速率和增益均可編程,主要完成音頻信號的數模轉換、音頻信號的放大及輸出控制等功能。

整個數字信號處理模塊的控制邏輯由一片CPLD芯片實現。CPLD選用美國ALTERA公司的EPM7256AE,它采用單電源+3.3V供電,具有掉電自保持功能,可以多次重復燒寫,為整個數字信號處理模塊提供邏輯譯碼和時序[10]。

4 實現結果

按本方案研制的HF數字化收信機,選取具有代表性的頻點在標準測試環境下,按GBT6934-1995要求進行測試,測試結果符合高要求的性能指標,如表1所示。

表1 測試結果

5 結語

本文設計并實現了一種新型HF數字化收信機,著重介紹了前端模擬射頻信道、頻率頻率合成器和數字信號處理模塊的設計與實現,該方案已應用于實際工程,實踐表明當前采用一次變頻超外差體制的高中頻數字化的技術方案是比較可行的。隨著硬件技術水平的不斷提高,特別是高速高精度的ADC芯片和大規模FPGA芯片的技術進步,射頻直接數字化將是HF收信機技術的發展方向。

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DesignandImplementationofaNewHFDigitizedReceiver

CHAI Jianjun1YANG Chunshun2

(1. Shanghai Metto Communication Equipment Co. Ltd, Shanghai 200333)

(2. Navy Military Representative Office of Communications in Shanghai, Shanghai 200333)

According to the software radio technology design ideas, how to design and implement a new HF digital receiver is discussed. First, the structure of the single conversion superheterodyne high and moderate frequency digital overall solution are described, and the detailed analysis of the front-end analog RF channel, frequency synthesizer and the design, implementation of digital signal processing module are emphasized. Then, the key components such as the low-pass filter, mixer, IF filter, DDS, ADC, DDC, DSP are explained. Finally, the performance results of the engineering applications are given.

HF receiver, high and moderate frequency, dynamic range, frequency synthesizer, digital signal processing

2013年11月20日,

:2013年1月7日

柴建軍,男,高級工程師,研究方向:通信技術。楊春順,男,高級工程師,研究方向:通信技術。

TM935DOI:10.3969/j.issn1672-9730.2014.05.043