采用SRIO協(xié)議實現(xiàn)多DSP實時系統(tǒng)圖像數(shù)據傳輸

寧賽男，朱明，孫宏海，張葉

1.中國科學院航空光學成像與測量重點實驗室，長春 130033

2.中國科學院大學，北京 100039

3.中國科學院長春光學精密機械與物理研究所圖像室，長春 130033

采用SRIO協(xié)議實現(xiàn)多DSP實時系統(tǒng)圖像數(shù)據傳輸

寧賽男1，2，3，朱明3，孫宏海3，張葉3

1.中國科學院航空光學成像與測量重點實驗室，長春 130033

2.中國科學院大學，北京 100039

3.中國科學院長春光學精密機械與物理研究所圖像室，長春 130033

1 引言

實時圖像處理技術在目標跟蹤、機器視覺等領域得到越來越多的應用。高分辨率高速圖像實時處理系統(tǒng)，具有數(shù)據量大、算法復雜度高等特點，設計實時處理系統(tǒng)時對圖像數(shù)據的采集能力、處理能力、外部緩存性能容量以及系統(tǒng)內數(shù)據傳輸能力等提出了非常高的要求[1-3]。如何完成海量數(shù)據的實時傳輸和處理是實時圖像處理系統(tǒng)設計的難點。隨著高性能DSP以及FPGA等處理器的發(fā)展，采用多個處理器并行處理是提高系統(tǒng)處理能力的有效途徑，因此系統(tǒng)中大量數(shù)據高速實時傳輸成為一個關鍵技術[4-7]。

傳統(tǒng)的并行總線以增加總線的位寬和總線頻率來提高傳輸速度，這樣就造成了總線連線過多系統(tǒng)布局布線困難、時鐘與數(shù)據信號的信號完整性要求較高、對多處理器互聯(lián)困難等問題。傳統(tǒng)并行總線越來越難以適應嵌入式系統(tǒng)的發(fā)展，基于差分、源同步、時鐘數(shù)據恢復等先進技術的串行互連方式是總線發(fā)展的必然趨勢。SRIO作為一種開放式的嵌入式系統(tǒng)互連技術，已廣泛受到業(yè)界認同[8]。本文提出了基于FPGA+4DSP架構的高速實時圖像處理系統(tǒng)設計，采用SRIO互連技術實現(xiàn)DSP間、DSP與FPGA間的高速數(shù)據傳輸。

2 RapidIO協(xié)議簡介

2.1 RapidIO協(xié)議概述準研制。2.1標準具有比1.3標準更多的端口模式選擇和更高的波特率[11-12]，表1是兩個標準間的比較。SRIO利用8b/10b編碼策略將時鐘信號嵌入到數(shù)據信號中，所以實際的數(shù)據帶寬是傳輸速度的0.8倍。而隨著SRIO發(fā)展，2012年SRIO提出了頻率更高的第三代標準，在新的標準中，單通道數(shù)據帶寬可以達到10 Gb/s。SRIO將多個端口配置多通道模式（如2x、4x），從而得到比1x模式更快的速度。SRIO支持全雙工傳輸，單通道由兩組差分信號4根信號線組成，分別用于數(shù)據的發(fā)送和接收，二者互不影響。

圖1 常見包格式

RapidIO最初是由Freescale和Mercury共同研發(fā)的，采用包含源同步時鐘的差分串行總線，具有帶寬高、延遲低、引腳少、易擴展等優(yōu)點。RapidIO的提出解決了傳統(tǒng)總線技術造成的嵌入式系統(tǒng)設計的瓶頸，解放了傳統(tǒng)總線對時鐘和處理器數(shù)目的限制。經過十多年的發(fā)展，RapidIO相繼推出了三代協(xié)議標準，獲得了幾乎所有的嵌入式系統(tǒng)芯片及設備供應商的認可和支持，并已經廣泛地應用于電信、通訊以及嵌入式系統(tǒng)內的芯片與芯片之間、板與板之間的互連。

RapidIO協(xié)議采用三層分級體系結構，分別為邏輯層：定義了端口的全部協(xié)議、包的格式；傳輸層：定義了RapidIO地址空間和在端點器件間傳輸包所需要的路由信息；物理層：描述了器件級端口信息，如包傳輸機制、流量控制、電氣特性和低級錯誤管理等[9-10]。

根據物理層的端口配置可以將RapidIO分為兩類技術：并行RapidIO和串行RapidIO（Serial RapidIO，SRIO）。隨著技術的發(fā)展，并行RapidIO已逐漸被串行RapidIO所取代。SRIO作為一種開放式協(xié)議標準，被廣泛應用于系統(tǒng)內芯片間互連以及背板間的互連。

目前，SRIO實現(xiàn)多是基于RapidIO1.3標準和2.1標

2.2 SRIO數(shù)據包

SRIO數(shù)據傳輸由包和控制符合組成，包是系統(tǒng)中短端點器件間的通行單元，提供終端節(jié)點設備間進行邏輯事務處理的端口；控制符號用于管理RapidIO物理層互連的事務流，也用于包確認、流量控制和維護等功能。圖1是常見的包的格式。

destID和sourceID用來區(qū)分系統(tǒng)中的器件prio是包的優(yōu)先級，address、wrptr和xamsbs共同構成了訪問所需的地址信息，ext_addr是地址的擴展段，使系統(tǒng)能夠訪問更大的地址空間，CRC是包的校驗段，Payload為有效數(shù)據載荷，最多為256字節(jié)，SRIO包開銷少，數(shù)據有效率可以到達92%～94%。Ftype指示包的格式類型，Ttype字段表明事務的具體類型，兩者共同決定了包的類型，表2是對SRIO常用的包及操作的說明。SRIO操作是由請求和響應事務組成的，事務則是由包組成的，常見的操作有：讀操作、寫操作、維護、消息、門鈴等。SRIO系統(tǒng)傳送事務的過程為：發(fā)起者產生一個傳輸請求，請求包傳輸?shù)侥繕朔剑繕朔礁鶕埱笸瓿身憫牟僮骱螅l(fā)送相應的響應包傳回到發(fā)起方。發(fā)起者和目標方可以是點對點的直接互連也可以使用一個交換結構進行互連，使用交換結構可以使系統(tǒng)中容納更多的端點器件，而不受其SRIO接口數(shù)量的影響。

表1 SRIO 1.3標準和2.1標準比較

表2 常見包的類型

3 系統(tǒng)介紹

3.1 系統(tǒng)組成

本系統(tǒng)設計的目標是能夠完成1k×1k@100 f/s 12 bit灰度圖像采集、傳輸，并要求系統(tǒng)能夠運行復雜圖像處理算法。這樣高的要求就必須在系統(tǒng)設計時對系統(tǒng)的處理性能、緩存容量、傳輸帶寬等全面分析考慮。單個處理器的處理性能有限，采用多處理器并行處理是數(shù)字處理系統(tǒng)發(fā)展趨勢。本文為此設計了基于FPGA+多DSP的通用圖像處理系統(tǒng)，使用4片高性能定點DSP TMS320C6455（簡稱C6455）和一塊XC5VSX50T FPGA（簡稱v5），圖2是系統(tǒng)的結構圖。四片DSP協(xié)同處理對16位數(shù)據的處理能力為38400M MAC/s，可以滿足大部分算法的計算要求，并且每個DSP都外接有1片DDR2 SDRAM，用來緩存圖像數(shù)據。

圖2 系統(tǒng)框圖

圖像采集由高性能的CCD攝像機完成，然后經過Camera Link接口輸入到系統(tǒng)中。Camera Link信號分為串行通信信號、相機控制信號、視頻信號三部分，使用LVDS信號格式傳輸，需要專用芯片將其進行轉換，轉換后輸出28位數(shù)據和1路時鐘信號。由于C6455中沒有專用的視頻輸入輸出接口，Camera Link輸入的圖像數(shù)據需要經過格式轉換和傳輸控制，將其轉換成C6455可接受的信號后輸入到DSP。這一過程則由FPGA完成，此外FPGA還可以對圖像進行預處理、實現(xiàn)外部設備的通信以及對圖像顯示時的控制。

在解決了系統(tǒng)的計算能力和大容量圖像數(shù)據的緩存問題后，如何實現(xiàn)DSP之間、DSP與FPGA之間的高速數(shù)據傳輸成為了一個關鍵問題。傳統(tǒng)的解決方案是通過EMIF進行連接，但并不適合多處理器系統(tǒng)，這是由于實現(xiàn)EMIF需要數(shù)據總線、地址總線、時鐘、讀寫使能、片選等控制信號，過多的信號線將造成布局布線上的困難，不利于系統(tǒng)實現(xiàn)。以本系統(tǒng)為例，實現(xiàn)一片DSP和FPGA間EMIF互連就至少需要107根信號線（包括64位數(shù)據總線、25根地址總線、8根字節(jié)使能信號、4根片選信號以及其他控制信號新），實現(xiàn)4片DSP間以及DSP和FPGA間互連就需要更多信號線，這是對系統(tǒng)布局布線的一大挑戰(zhàn)。系統(tǒng)摒棄傳統(tǒng)的EMIF而采用了SRIO以直接的點對點互連方式實現(xiàn)DSP之間、DSP與FPGA之間的數(shù)據傳輸。表3是單通道模式下SRIO與64位數(shù)據位寬的EMIF的比較，與EMIF相比SRIO的信號線數(shù)量少（僅需要4根）并且采用全雙工工作模式傳輸?shù)男矢摺?/p>

表3 單通道SRIO與64位EMIF比較

3.2 C6455 中SRIO實現(xiàn)

C6455是一款處理能力很高的新型高性能定點DSP，最高主頻可達到1.2 GHz，16位定點處理能力為9 600 M·MAC/s。C6455不僅是內核的增強和運算速度的提升，相比于之前的芯片，集成了豐富的外設，如PCI總線端口、千兆以太網端口、64 bit無縫外部存儲器端口、DDR2 SDRAM端口等，最重要的是增加了對SRIO支持的模塊。

3.2.1 SRIO模塊簡介

C6455內嵌了SRIO模塊，支持SRIO1.3標準，向下兼容1.2標準，擁有4個全雙工SRIO端口，支持1x/4x工作模式。SRIO數(shù)據傳輸與DMA傳輸結合，當SRIO工作時，DMA以自動方式啟動，SRIO可以通過DMA方式直接對L2存儲器進行讀寫，而不需要向CPU產生中斷。這樣就減少了中斷的數(shù)目，也減少了延時。圖3中（a）是C6455中SRIO的功能模塊的結構圖。SRIO模塊主要由差分接收器（Rx）、差分發(fā)送器、8b/10b編解碼器、串行器、解串器、8位FIFO、通道對齊模塊、CRC校驗模塊等組成[13]。

3.2.2 SRIO操作實現(xiàn)

在RapidIO簡介中，SRIO操作是通過包的傳輸完成的。C6455中SRIO支持兩種數(shù)據傳輸機制：DirectIO和Message，這兩種傳輸機制可以通過配置相應的控制寄存器實現(xiàn)。DirectIO是較為常用的傳輸方式，在DirectIO傳輸中，源器件對目標器件的地址空間是可見的，可以支持事務操作包括：NREAD、NWRITE、NWRITE_R、SWRITE、ATOMIC、MAINTENANCE、DOORBELL。與之傳輸相關的寄存器有7個，為LSU_Reg0～LSU_Reg6。其中LSU_Reg0～LSU_Reg5六個寄存器的狀態(tài)直接與SRIO包中數(shù)據段關聯(lián)，LSU_Reg6用來判斷事務是否完成，當一個事務完成時，LSU_Reg6最低位為0。在進行SRIO操作之前，用戶必須對SRIO進行初始化，SRIO的初始化要完成相關模塊使能和配置，如SRIO模塊使能、PLL模塊使能、端口模式和速度設置、相關中斷的使能和設置等。圖3中（b）是C6455 SRIO初始化的流程圖。SRIO初始化可以通過設置相關寄存器完成，當初始化完成并且SRIO鏈路建立時，端口錯位和狀態(tài)寄存器SPn_ERR_STATE中的PORT_OK字段有效[14]。鏈路建立后，用戶就可以根據需要實現(xiàn)各類SRIO操作。

3.3 基于FPGA的SRIO實現(xiàn)

系統(tǒng)中使用到了Xilinx生產的Virtex-5系列FPGA，該系列FPGA具有更低的功耗、更快的速度、更豐富的邏輯單元和片內存儲、更靈活的時鐘管理通道等優(yōu)點。Virtex-5內嵌了24個低功耗的的收發(fā)器，可以實現(xiàn)100 Mb/s～3.75 Gb/s高速串行接口，為SRIO的實現(xiàn)提供了硬件支持。

Xilinx提出的SRIO解決方案是基于RocketIO實現(xiàn)的，RocketIO是Xilinx FPGA內嵌的可編程高速串行收發(fā)器，是SRIO實現(xiàn)高速傳輸?shù)年P鍵，在Virtex5中稱為GTP或GTX。RocketIO包括PMA（Physical Media Attachment，物理媒介適配層）和PCS（Physical Coding Sublayer，物理編碼子層）[15]。PMA中集成了SERDES、發(fā)送接收緩沖、時鐘發(fā)生器和時鐘恢復電路，主要用于串行化和解串。PSC子層負責8b/10b編解碼和CRC校驗，并集成了負責通道綁定和時鐘修正的彈性緩沖。圖4中（a）是RocketIO的結構圖。

Xilinx SRIO解決方案以RapidIO2.1標準為依據，向下兼容1.3標準，可支持1x/4x工作模式，單通道最高頻率可達到3.125 Gb/s。結構如圖4（b）所示，它由物理層核（Serial RapidIO Physical Layer Core，PHY）、邏輯傳輸層核（RapidIO Logical（I/O）and Transport Layer Core，LOGIO）、緩沖器核（Serial RapidIO Buffer Core，Buffer）和參考設計4個部分組成。物理層核負責實現(xiàn)物理層功能包括包的控制符傳送、流量控制、錯誤管理等；邏輯傳輸層核用于實現(xiàn)邏輯層和傳輸層功能包括事務組包、拆包等；緩沖器核緩沖數(shù)據，以便更有效地實現(xiàn)核的功能；參考設計包括時鐘控制（Clocks）、復位設計（Resets）和配置空間的存取（Register Manager），參考設計控制了整個核的工作和屬性設置。這些設計實現(xiàn)了SRIO協(xié)議內容，而具體的數(shù)據的收發(fā)則是由RocketIO硬件結構完成。

圖3 （a）SRIO模塊結構圖

圖3 （b）SRIO初始化流程圖

圖4 （b）SRIO IP結構圖

Xilinx SRIO解決方案中，直接與用戶相關的是邏輯傳輸層接口。用戶接口包含4類端口：發(fā)起請求端口（Initiator Request Port），發(fā)起響應端口（Initiator Response Port），目標請求端口（Target Request Port），目標響應接口（Target Response Port），這些端口上的信號直接與各種SRIO操作相關，通過對這些端口進行合理的配置就可以實現(xiàn)數(shù)據的傳輸。

4 基于SRIO的圖像高速傳輸實現(xiàn)

4.1 實現(xiàn)原理

本文主要設計了FPGA和DSP中間的SRIO傳輸實驗來驗證SRIO功能。圖5（a）是實驗的原理圖。SRIO主要支持兩種數(shù)據傳輸?shù)臋C制：一是直接存儲器訪問，可以通過讀寫操作完成；另一種是消息，可以使用消息操作實現(xiàn)。由于讀寫操作易實現(xiàn)，本系統(tǒng)中主要使用寫操作（NWRITE）進行數(shù)據傳輸，并且使用門鈴操作完成系統(tǒng)內包括中斷控制等在內的控制工作。

圖5中（b）和（c）分別是DSP和FPGA數(shù)據交換的具體流程。首先DSP向FPGA發(fā)送一個DOORBELL，F(xiàn)PGA接收到DOORBELL后開始進行圖像采集，然后再將圖像數(shù)據通過NWRITE操作發(fā)送給DSP。在圖像采集時，為了避免采集過快而造成的圖像丟失情況，使用兩個雙口RAM（DPRAM）以乒乓操作的方式對圖像數(shù)據進行緩存和輸出。FPGA每發(fā)送完一幀圖像，就向DSP發(fā)送一個DOORBELL，從而使DSP進入中斷。在中斷服務程序中，可以對圖像進行處理，也可以根據需要將圖像通過SRIO發(fā)送給其他的DSP或者FPGA。FPGA接受到處理后的圖像與外部通信，實現(xiàn)顯示、存儲等功能。在前面的介紹中可知，DSP的SRIO操作是直接與DMA相關的，所以當FPGA向DSP發(fā)送圖像時，可以直接將發(fā)送的目標地址映射為DSP中DDR2 SDRAM的地址區(qū)域，DSP在接收到NWRITE包時會以DMA的方式自動將圖像存入DDR2 SDRAM的相應區(qū)域，無需經過CPU處理。所以，DSP在初始化時不僅僅需要對SRIO進行初始化，還要對DDR2 SDRAM進行配置。

圖5 （a）實驗原理圖

圖5 （c）DSP流程圖

圖5 （b）FPGA流程圖

圖6 系統(tǒng)實驗平臺

4.2 實驗結果和分析

本次實驗中CCD相機采集的圖像為分辨率為1 280× 1 024的8位灰度圖像，幀頻為74幀/s，時鐘為50 MHz；SRIO設置為單通道模式、傳輸速度為3.125 Gb/s。FPGA和DSP按照圖5中的流程工作，用ChipScope抓取FPGA內部部分信號，結果如圖7所示。

圖7 （a）兩塊DPRAM上的波形

圖7 （b）發(fā)送圖像波形

圖7 （c）接收圖像波形

圖（a）反映了圖像數(shù)據在兩個DPRAM中緩存的過程，ChipScope采樣頻率為50 MHz，clka是寫時鐘為25 MHz，clkb是讀時鐘為39.062 5 MHz。由于相機像素寬度為8位而SRIO的數(shù)據對齊方式為64位，為了方便數(shù)據的傳輸，將DPRAM設置為32位輸入64位輸出模式。每個DPRAM緩沖一行圖像即1 280B，使用兩塊DPRAM以兵乓操作的形式對圖像采集和傳輸進行控制，wr_en_0和wr_en_1分別控制兩塊DPRAM的寫使能。從圖中可以看出SRIO傳輸一行數(shù)據所需的時間要小于每行圖像采樣的時間，這就保證了圖像在采集不丟失，也為圖像的傳輸和處理提供了操作時間。

圖（b）是在FPGA發(fā)送圖像時抓取SRIO IP發(fā)起請求端口的信號圖，ChipScope采樣頻率為39.062 5 MHz。FPGA使用NWRITE操作發(fā)送數(shù)據（ftype=5，ttypt=4），ireq_data為發(fā)送的64 bit寬的數(shù)據，ireq_sof_n低有效，標記了每個包的開始，ireq_eof_n低有效，標記了每個包的結束。在圖中所示的時間內FPGA共發(fā)送了6行圖像，即6.25 KB數(shù)據，總的處理時間約為22 μs，圖像傳輸?shù)膶嶋H帶寬約為284 MB/s。

圖（c）是FPGA接收圖像時抓取的圖像，ChipScope采樣頻率為39.062 5 MHz。DSP通過向FPGA發(fā)送NWRITE包發(fā)送數(shù)據，treq_data為接收到的64 bit位寬的數(shù)據，NWRITE最大的有效數(shù)據載荷為256B，發(fā)送一行圖像數(shù)據需要5個NWRITE包，由于FPGA內用作圖像緩存的RAM很少，因此DSP每發(fā)送一行圖像數(shù)據時發(fā)送一個DOORBELL，為了將該DOORBELL與之前DSP發(fā)送給FPGA的采樣控制DOORBELL區(qū)分開，可以給DOORBELL的信息字段賦予不同的值。

5 結束語

本文結合實際工程中對圖像處理的高速實時要求，設計了基于FPGA+4DSP的硬件處理系統(tǒng)平臺，4片高性能DSP C6455的使用能夠滿足系統(tǒng)對處理速度的要求。系統(tǒng)設計時，考慮到傳統(tǒng)的通過EMIF實現(xiàn)處理器間連接會造成制版時布局布線困難，使用了SRIO互連技術實現(xiàn)處理器件圖像實時傳輸。SRIO具有引腳少、開銷低、速度快的特點，并且C6455和v5都對SRIO有很好的支持。實驗證明系統(tǒng)中SRIO能夠快速穩(wěn)定地傳輸數(shù)據，可以滿足1k×1k@100 f/s 12 bit灰度圖像采集實時傳輸?shù)囊蟆?/p>

[1]孫科林，周維超，吳欽章.高速實時光纖圖像傳輸系統(tǒng)的實現(xiàn)[J].光學精密工程，2011，19（9）：2228-2235.

[2]冉峰，楊輝，黃舒平.面陣CCD彩色視頻圖像實時采集系統(tǒng)的設計[J].光學精密工程，2010，18（1）：273-280.

[3]孫春鳳，袁峰，丁振良.基于FPGA的多通道高速CMOS圖像采集系統(tǒng)[J].計算機工程與應用，2008，44（21）：46-48.

[4]須文波，陳玉萍，孫俊.基于DSP的圖像壓縮系統(tǒng)設計與算法研究[J].計算機工程與應用，2007，43（24）：88-90.

[5]蘇宛新，程靈燕，程飛燕.基于DSP+FPGA的實時視頻信處理系統(tǒng)設計[J].液晶與顯示，2010，25（1）：145-148.

[6]呂耀文，王建立，曹景太，等.移動便攜存儲系統(tǒng)的設計[J].液晶與顯示，2012，27（5）：697-702.

[7]王曉東，劉文耀，金月寒，等.基于DSP和CPLD的激光雷達圖像采集和顯示集成系統(tǒng)[J].光學精密工程，2004，12（2）：190-194.

[8]馬春江，牛文生，孫靖國.幾種串行總線互連技術分析[J].航空計算技術，2007，37（5）：127-130.

[9]Sam Fuller.RapidIO：The embedded system interconnect[M]. [S.l.]：John Wiley&Sons，Inc，2005.

[10]梁基，金亨科，徐煒民，等.基于RapidIO的高性能接口的設計與實現(xiàn)[J].計算機應用與軟件，2009，26（7）：43-45.

[11]RapidIO Trade Association.RapidIO Specification 1.3[EB/OL]. [2005-06].http：//www.rapidio.org/specs/current.

[12]RapidIO Trade Association.RapidIO Specification 2.1[EB/OL]. [2009-08].http：//www.rapidio.org/specs/current.

[13]黃克武，吳海洲.基于TMS320C6455的高速SRIO接口設計[J].電子測量技術，2008，31（9）：143-146.

[14]黃先春，黃登山，駱艷卜.RapidIO鏈的設計方案與應用[J].計算機工程與應用，2009，45（32）：63-64.

[15]何玉紅，趙琨.基于FPGA的RapidIO總線接口設計與實現(xiàn)技術[J].計算機與網絡，2012，38（13）：57-59.

NING Sainan1，2，3,ZHU Ming3,SUN Honghai3,ZHANG Ye3

1.Key Laboratory of Airborne Optical Imaging and Measurement,Chinese Academy of Sciences,Changchun 130033,China
2.Graduate University of Chinese Academy of Sciences,Beijing 100039,China
3.Image Lab,Changchun Institute of Optics,Fine Mechanics and Physics,Academy of Sciences,Changchun 130033,China

The high-speed real-time usually has a huge number of data with intricate algorithms；therefore it is difficult to transmit the image data real-timely in the real-system.It is that acquisition speed and transmission speed and memory capability must be considered.In the traditional method,the image data is usually capture and transport through parallel interfaces,which possess lager areas and pins in the resource limited embedded system.A new platform of image processing system is advanced based on the Serial RapidIO（SRIO）interface with one Xilinx’s FPGA chip XC5VSX50T and four TI’s DSP chip TMS320C6455.The system can real-timely transmit the image data at a high very speed of 3.125 MB/s. Since its stability,portability and feasibility has been tested,the system can service as a reference model for such a real-time image processing system designs.

image processing;multi-DSP;Field Programmable Gate Array（FPGA）;Serial RapidIO（SRIO）

針對高速實時圖像處理系統(tǒng)數(shù)據量大、算法復雜度高等特點，從系統(tǒng)的處理性能、緩存容量、傳輸帶寬三個要點考慮，設計了一種基于FPGA+4DSP架構的實時圖像并行處理系統(tǒng)，使用SRIO互連技術取代傳統(tǒng)EMIF方式實現(xiàn)DSP間、DSP與FPGA中間的數(shù)據傳輸。實驗結果表明，系統(tǒng)傳輸帶寬峰值為312.5 MB/s，這種新的嵌入式實時圖像處理平臺能夠實時采集傳輸處理1k?1k@100 f/s高分辨率圖像數(shù)據，并且具有可靠性高、通用性強、靈活性好的優(yōu)點。

圖像處理；多數(shù)字信號處理器；現(xiàn)場可編程門陣列；串行高速輸入輸出

A

TP752；TN911.73

10.3778/j.issn.1002-8331.1301-0146

NING Sainan,ZHU Ming,SUN Honghai,et al.Implementation of image data transmission in multi-DSP real-time system based on SRIO.Computer Engineering and Applications,2014,50（22）：73-78.

國家自然科學基金青年基金（No.60902067）；吉林省重大科技攻關項目（No.11ZDGG001）。

寧賽男（1990—），女，碩士研究生，研究領域為圖像處理；朱明（1964—），男，博士研究生，研究員，研究領域為圖像處理、光電成像測量技術、電視跟蹤；孫宏海（1980—），男，博士研究生，助理研究員，研究領域為高幀頻數(shù)字相機和實時數(shù)字圖像處理；張葉（1981—），女，博士研究生，助理研究員，研究領域為圖像處理。E-mail：nsn@mail.ustc.edu.cn

2013-01-14

2013-04-02

1002-8331（2014）22-0073-06

CNKI網絡優(yōu)先出版：2013-04-09,http://www.cnki.net/kcms/detail/11.2127.TP.20130409.1522.004.html