基于ADF4360-7的混頻器本振源電路設計

韓 進，王多偉

（山東科技大學信息科學與工程學院，青島266510）

基于ADF4360-7的混頻器本振源電路設計

韓 進，王多偉

（山東科技大學信息科學與工程學院，青島266510）

在無線通信領域，本振信號對于通信系統的穩定性具有至關重要的作用。采用鎖相式頻率合成技術，基于鎖相環芯片ADF4360-7設計了一種本振源電路。電路產生934MHz、輸出功率為-5dBm的本振信號，且與44MHz、輸出功率為10dBm的中頻調制信號通過混頻器進行上變頻，從而產生頻率為978 MHz、輸出功率為8dBm的頻率源。通過ADI sim PLL Ver3.4等軟件仿真及實驗結果表明，生成的頻率穩定，其各項指標均滿足技術要求，輸出相位噪聲低，同時具有較好的雜散抑制度。

鎖相式頻率合成器；ADF4360-7；相位噪聲；雜散抑制度；本振信號

1 引 言

頻率源是提供各種信號的電子設備，針對不同硬件電路提供相應的信號，它的好壞直接影響雷達、導航、通訊、空間電子技術及儀器儀表等的性能指標［1］，因而設計出頻率穩定度越來越高（即相位噪聲越來越低）的頻率源十分重要。

頻率合成技術起源于20世紀30年代，指從一個高穩定和準確的參考頻率，經過各種技術處理，生成大量離散的頻率輸出。頻率合成器主要用來產生數據采集終端中500MHz-1GHz的本振信號，并使之與基帶信號通過混頻器進行上、下變頻［2］。第一代直接頻率合成技術由于其龐大的體積和較高的成本而逐漸被淘汰出去，第二代鎖相環PLL技術和第三代直接數字頻率合成DDS技術因對方不可替代的優點而成為主流設計思想，本文主要采用第二代鎖相環PLL技術進行設計。

在無線通信領域，本振信號對于通信系統的穩定性具有至關重要的作用。常用的本振信號產生方式有LC振蕩電路（模擬方式）和鎖相環（數字方式），其中鎖相式頻率合成器是一種建立在跟蹤參考頻率基礎上的閉環控制系統，主要由鑒相器（PD）、環路濾波器（LF）和壓控振蕩器（VCO）組成［3］。

2 總體設計方案

頻率源的系統設計框圖如圖1所示。采用溫補晶振作為PLL的參考信號，在提供恒定頻率的參考信號同時，避免引入帶內雜散。借助ARM構成的低頻板實現對PLL的邏輯控制，同時通過硬件調試鎖相環的環路濾波器，保證相位噪聲和帶內雜散滿足指標要求，實現輸出穩定的934MHz、功率為-5dBm的本振信號。本振信號與44MHz、輸出功率為10dBm的中頻調制信號通過混頻器進行上變頻，經過聲表濾波器后，最終產生978MHz、輸出功率為8dBm的頻率源。

圖1 頻率源系統設計框圖

3 ADF4360-7芯片介紹和工作原理

3.1 芯片介紹

ADF4360-7是ADI公司新推出的一款內部集成VCO的高性能PLL芯片，具有很寬的工作頻帶，輸出頻率范圍從350MHz到1800MHz。由外部電感值設定不同的工作頻段，方便了鎖相環路設計。其主要由一個14bit可編程參考R計數器、一個24bit功能鎖存器、壓控振蕩器、相位比較器、鎖定檢測器、多路復合器以及電荷泵等構成。ADF4360-7的中心頻率是由外部傳感器進行設定的。芯片寄存器通過三端口控制，工作電壓在3.0V-3.6V之間，在空閑時還可以隨時關閉。另外可以選擇使用2分頻，則用戶接收的射頻輸出信號頻率范圍在175MHz到900MHz。其內部構成框圖如圖2所示。

圖2 內部構成框圖

3.2 工作原理

ADF4360-7芯片外部輸入信號有外部參考頻率信號和時序邏輯控制信號，其中外部參考信號經過14bit可編程R計數器后得到的鑒相頻率送到鑒相器的輸入端；時序邏輯控制信號由時鐘信號CLK、數字信號DATA和使能信號LE組成。在時鐘信號CLK的控制下，串行輸入24bit數據信號，暫存在24bit數據寄存器中。當接收到使能信號LE后，先輸入的24bit數據信號根據地址位到達對應的24bit鎖存器中。對應的時序特性圖如圖3所示。

圖3 時序特性圖

分頻計數開始時，當CPLD輸出低電平時，前置分頻器在低電平邏輯控制下按P＋1模式計數，A和B計數器則接收前置分頻器的輸出脈沖同時計數。前置分頻器按P＋1模式工作時，它就每次比固定P模式分頻多計一個脈沖，一個循環中吞掉的脈沖數由A計數器記錄，當A計數器計滿以后，A計數器就停止計數。當CPLD輸出高電平，分頻器在高電平邏輯控制下按P模式計數，B計數器接收前置分頻器的輸出脈沖進行計數，B計數器計滿后，輸出分頻脈沖到鑒頻鑒相器PFD，并控制邏輯電路恢復低電平輸出，促使前置分頻器也恢復P＋1模式計數，完成一個計數周期。VCO輸出頻率如式（1）所示。

其中：fVCO是壓控振蕩器的輸出頻率；

P是雙模比例器比例系數（取8／9、16／17等）；

B是13位計數器預設初值（取3—8191）；

A是5位計數器預設初值（取0—31）。

在這里，隨著模式控制的高低電平不同，雙模分頻器采用2個不同的分頻模數P和P＋1，同時芯片提供8／9和16／17兩種計數器。一般情況下，當輸出頻率較高時選用16／17計數器，輸出頻率較低時選用8／9計數器。ADF4360-7中B預置數的范圍為3—8191，A預置數的范圍0—31，其分頻比可以通過A和B的值設定，在設置寄存器參數時，必須滿足B≥A且有N≥（P2-P）［4］。通過ADF4360-7的外圍添加環路濾波器，即可根據所選參數，輸出穩定的頻率。

4 硬件設計

4.1 本振源電路設計

本振信號及整個頻率源技術指標要求如下：本振信號輸出中心頻率為934MHz、功率為-5dBm，頻率源輸出頻率為978 MHz、功率為8dBm，環路濾波器帶寬為100KHz，相位噪聲優于-105dBc／Hz＠100KHz，帶內雜散優于-60dBc，溫度穩定性在1.5PPm。

根據技術指標要求，頻率源采用集成了壓控振蕩器（VCO）的鎖相環芯片，可以減少器件數量，提高可靠性，同時可以節省空間，它只需要幾個阻容元件和一個溫補晶振即可產生高純度、高相噪的934MHz本振信號，同時滿足技術指標。頻率源產生的信號一般有相對較高的雜散抑制度，在不占用很大體積的情況下，可以使用一個聲表濾波器進一步提高信號的雜散抑制度。圖 4所示是基于ADF4360-7作為混頻器本振源的頻率源電路，該電路可以將44MHz的中頻調制信號上變頻到978MHz，以供混頻器的后續電路使用，實現頻率源的穩定輸出。

圖4 基于ADF4360-7的頻率源電路圖

該電路的基本工作原理是：TCXO-20MHz的溫補晶振與PLL的16引腳相連，為PLL提供輸入參考信號；4引腳輸出的信號先后經過由R65、R67、 R71組成的π型衰減器、放大器（ERA-3SM＋）、LC濾波器、及R45、R56、R58組成的π型衰減器后，輸入到混頻器（ADEX-10L）；信號源提供的44MHz中頻調制信號先后經過由R74、R76、R77組成的π型衰減器、LC濾波器、放大器后，經引腳6輸入到混頻器；混頻器的兩路輸入信號，通過上變頻從引腳3輸出，經過聲表濾波器（TA0689A）后得到輸出頻率為978MHz、功率為8dBm的穩定信號。

4.2 環路濾波器的設計

因為芯片的輸出頻率是由芯片內部固定值的一個電容和一個電感以及外部一個可變電感決定，所以為了獲得所需要的頻率，需要設置對應的外部可調電感值，使其滿足輸出的頻率要求，而且電路設計過程中，外部電感放在合適的位置可以降低相互之間的耦合影響［5］。式2給出了系統工作中心頻率和電感的對應關系：

式中：6.2和0.9為芯片內部電容（pF）和電感（nH）值，LEXT為系統外部電感值［6］。由式2中工作中心頻率與外部電感的關系可以得出：當系統輸出頻率較高時，式中的f0主要由內部電感0.9nH決定；而系統輸出頻率較低時，主要由外部電感值決定。在本設計中采用的外部電感值為3.8nH，輸出的中心頻率約為934MHz。

圖5所示為三階無源低通濾波器的設計原理圖。在環路的設計過程中，采用較高的鑒相頻率有利于提高環路的捕捉時間和改善環路的相位噪聲，因而本環路采用的是2MHz的鑒相頻率。輸出引腳CP與輸入引腳VTUNE之間接入三階無源低通濾波器，該濾波器的帶寬是100KHz。由ADI公司的ADI sim PLL Ver 3.4軟件可以仿真計算得到電感和電阻值，C1＝51.3pF，C2＝697pF，C3＝23.4pF，R1＝6.39kΩ，R2＝13.1kΩ。表1為鎖相環芯片的輸出相位噪聲表，由此表可以方便的查到以934MHz為中心頻率，偏離中心頻率1KHz、10KHz、100KHz時，鎖相環各個部分產生的相位噪聲值以及總體的相位噪聲值。

表1 輸出相位噪聲表

5 軟件設計

由圖1可知，軟件部分由CPLD框圖構成，以LPC2138FBD64芯片為核心組成的軟件控制部分，實現對鎖相環寄存器的邏輯控制，最終得到934 MHz的穩定信號。軟件流程圖如圖6所示。LPC2138FBD64芯片的SPI口初始化后會發送CLK、DATA、SEN、LD到鎖相環寄存器中，鎖相環寄存器執行相應的指令代碼，并進行鎖定判斷。如果鎖相環處于鎖定狀態，則鎖定指示的LED燈會點亮，并保持當前狀態；如果鎖相環處于失鎖狀態，則鎖定指示燈保持熄滅狀態，同時將當前狀態返回到LPC2138FBD64芯片中，等待下一步的指令操作。其中，鎖相環寄存器由控制寄存器、R寄存器、N寄存器組成，三個寄存器配置的順序是：R寄存器→控制寄存器→N寄存器。前后順序不能顛倒，否則ADF4360-7可能不被鎖定。

圖5 三階無源低通濾波器

圖6 軟件流程圖

6 軟件仿真及實物測量結果分析

因為ADF4360-7的輸出頻率為934MHz，則設置R＝10、B＝58、A＝3、P＝8，R分頻后可得到2MHz的鑒相頻率，根據系統輸出要求，設置N＝467，可得VCO輸出信號的中心頻率為934MHz。由ADIsim PLL Ver 3.4軟件仿真獲得的表格1數據可以清晰的看到鎖相環各部分產生的相噪和總的相位噪聲以及圖5所示環路濾波器的設計電路。由實物測量可獲得圖7所示頻率源輸出功率圖，其中，橫坐標代表的是以978MHz為中心的中心頻率，縱坐標代表的是輸出功率值。從圖中可以很清楚的看到頻率為978MHz時對應的功率為8.17dBm。圖8所示的是頻率源雜散測量圖，其中橫坐標代表的是以978MHz為中心的中心頻率，縱坐標代表的是輸出功率值。由頻譜儀計算信號的雜散公式：中心頻率對應的功率絕對值與偏離中心頻率的偏移頻率對應的功率絕對值之差即為在此偏移頻率處的雜散值，所以偏離中心頻率-58KHz處的雜散值為-69.16dBm。因而，從以上分析可以看出，所涉及的頻率源各項指標均滿足要求。

圖7 頻率源輸出功率圖

圖8 頻率源雜散測量圖

7 結束語

以上主要以ADF4360-7為主，以TA0689A、ADEX-10L、VFTX302-GGETC-20MHz、SN74LVC8T245DBR、NC7ST04P5X為輔設計實現了頻率源方案。從軟件仿真和實物測量結果分析來看，無論是輸出頻率、相位噪聲和雜散抑制度都較好地達到了性能指標要求，符合實際電路的需求。

［1］高樹延，劉洪升.頻率源綜述［J］.火控雷達技術，2004（1）：43-46.

［2］王家禮，孫露.頻率合成技術［M］.西安：西安電子科技大學出版社，2008.

［3］張厥勝，鄭繼禹.鎖相技術［M］.西安：西安電子科技大學出版社，1994.

［4］謝澤會，王延峰.基于PLL和DDS的C波段信號源的設計［J］.現代電子技術，2007（18）：19-20.

［5］張厥勝，曹麗娜.鎖相與頻率合成技術［M］.成都：電子科技大學出版社，1995.

［6］潘勃，馮金富，李騫，許凌權.基于DDS＋PLL的跳頻寬帶信號源設計［J］.現代防御技術，2009，37（4）：85-89.

Design on Mixer Oscillator Circuit Based on ADF4360-7

HAN Jin，WANG Duo-wei
（College of Information Science and Engineering，Shandong University of Science and Technology，Qingdao 266510，China）

In the field ofwireless communication，the local oscillator signal plays an important role in the communication system＇s stability.The working principle and characteristics of ADF4360-7 chip are introduced in this paper.By ADF436-7 chip，the local oscillator signal of934MHz and-5dbm output power is generated and up-conversed with themiddle frequencymodulation signal of44MHz and 10dbm output power by themixer to generate the frequency source of978MHz and 8dbm output power.The ADI sim PLL Ver3.1 software simulation and experiment results show that the frequency is stable and the specificationsmeet the technical requirements，and it has lower phase noise output and better spurious suppression.

Phase-lock frequency synthesizer；ADF4360-7；Phase noise；local oscillator signal

10.3969／j.issn.1002-2279.2014.03.023

TN911.8

：A

：1002-2279（2014）03-0084-05

韓進（1968-），女，山東人，教授，主研方向：嵌入式計算機控制、電子電路等。

2013-12-03