FPGA單倍線測試方法研究

張春宇，王曉君

（1.中國電子科技集團(tuán)公司第四十七研究所，沈陽110032；2.東芝電梯（中國）有限公司，沈陽110168）

FPGA單倍線測試方法研究

張春宇1，王曉君2

（1.中國電子科技集團(tuán)公司第四十七研究所，沈陽110032；2.東芝電梯（中國）有限公司，沈陽110168）

二十一世紀(jì)，計(jì)算機(jī)技術(shù)得到了進(jìn)一步提高與普及，并已應(yīng)用于各個(gè)行業(yè)中，半導(dǎo)體集成電路技術(shù)在這一背景下也有了空前發(fā)展。用計(jì)算機(jī)軟件來進(jìn)行FPGA測試方法的設(shè)計(jì)，使現(xiàn)場可編程門陣列（FPGA）的測試效率得到極大提高。采用美國Xilinx公司的Xilinx軟件進(jìn)行FPGA單倍線資源的測試方法設(shè)計(jì)，用Visual C＋＋軟件進(jìn)行編程生成測試文件，實(shí)現(xiàn)FPGA單倍線資源測試。

計(jì)算機(jī)技術(shù)；半導(dǎo)體集成電路；現(xiàn)場可編程門陣列

1 引 言

隨著社會的進(jìn)一步發(fā)展，各種高科技產(chǎn)品不斷被科學(xué)家研究出來，這使得半導(dǎo)體集成電路技術(shù)得到空前的發(fā)展，現(xiàn)場可編程門陣列FPGA就是在這種背景下被研制出來，并得到了迅速的發(fā)展。它以功能強(qiáng)大、體積小、功耗低、穩(wěn)定性高著稱，同時(shí)，各大FPGA廠商還不斷采用新技術(shù)來提高FPGA器件的容量，增強(qiáng)軟件的性能。正因?yàn)檫@些優(yōu)點(diǎn)，F(xiàn)PGA器件被廣泛應(yīng)用于各類電子產(chǎn)品的設(shè)計(jì)當(dāng)中，從高端的通信系統(tǒng)設(shè)備，如無線基站、千兆網(wǎng)絡(luò)路由器等，到低成本、大批量的消費(fèi)類產(chǎn)品，如智能手機(jī)、便攜式產(chǎn)品、數(shù)碼相機(jī)等。在這一領(lǐng)域，美國Xilinx公司是典型的代表，它們生產(chǎn)的FPGA型號多，應(yīng)用廣泛，得到人們的一致好評。

2 FPGA簡介

現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）是超大規(guī)模集成電路技術(shù)與計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)發(fā)展的結(jié)果。集成電路設(shè)計(jì)人員使用硬件編程語言進(jìn)行編程，可以使FPGA實(shí)現(xiàn)各種功能，它允許電路設(shè)計(jì)者利用基于計(jì)算機(jī)的開發(fā)平臺，經(jīng)過設(shè)計(jì)輸入、仿真、測試和校驗(yàn)，最終達(dá)到預(yù)期的結(jié)果。

現(xiàn)場可編程門陣列FPGA為矩形結(jié)構(gòu)，大體可以分為兩部分，即外部的輸入輸出（IO）和核心的可編程邏輯塊（Configurable Logic Block，CLB）。輸入輸出（IO）單元排在器件的外圍，組成一個(gè)矩形框，每組IO配有一個(gè)IO連接盒，IO通過IO連接盒與器件內(nèi)部互連。可編程邏輯塊（Configurable Logic Block，CLB）排在芯片內(nèi)部，這些邏輯塊以矩陣的形式排列。每組邏輯塊由兩個(gè)CLB構(gòu)成，每組邏輯塊配有一個(gè)CLB連接盒，CLB通過CLB連接盒與相鄰CLB或IO互連。貫通于FPGA器件內(nèi)部，連接盒與連接盒之間的就是各種線資源，如單倍線，二倍線、六倍線、長線等。FPGA內(nèi)部的任意兩個(gè)單元都可以通過這些線進(jìn)行連接。因此這些線的質(zhì)量直接決定FPGA器件的性能（見圖1）。

圖1 FPGA芯片的基本結(jié)構(gòu)

XCV100E是美國Xilinx公司十萬門級FPGA家族中的典型代表，它功能強(qiáng)大、很多集成電路設(shè)計(jì)人員采用它進(jìn)行系統(tǒng)設(shè)計(jì)。XCV100E的可編程邏輯塊為30X20陣列形式，連接盒與連接盒之間通過線資源進(jìn)行互連。這些線資源中，單倍線的數(shù)量是24根，所以單倍線通過連接盒一一連通后，可組成20行30列的線網(wǎng)，每行和每列均為24根。

3 FPGA單倍線測試方法研究

十萬門級FPGA的功能很強(qiáng)大，集成度高，相對于應(yīng)用，對它的測試也越來越復(fù)雜。拿XCV100E的單倍線測試來說，要實(shí)現(xiàn)用最少的位流達(dá)到單倍線的全覆蓋測試，對測試方法的優(yōu)化是必不可少的。經(jīng)過長時(shí)間的分析研究，總結(jié)出需要應(yīng)用4組位流才能達(dá)到FPGA器件單倍線的全覆蓋測試，測試方法為將信號通過輸入IO從上下左右四個(gè)方向引入24根單倍線，信號經(jīng)過待測試單倍線后，從相反的方向引出至輸出IO。

以從左到右的單倍線測試為例，將信號從左上第一個(gè)IO，經(jīng)過IO連接盒，CLB連接盒，連入FPGA陣列的第一排第一列的兩個(gè)CLB中，左側(cè)CLB的兩個(gè)輸出經(jīng)過CLB連接盒，豎直單倍線，IO連接盒，連入第一排的長線中，右側(cè)CLB的輸出經(jīng)過CLB連接盒，連到第一排第二列兩個(gè)CLB的輸入。同理，第一排第二列里的兩個(gè)CLB，左側(cè)CLB的兩個(gè)輸出經(jīng)過CLB連接盒，豎直單倍線，IO連接盒連入第一排的長線中，右側(cè)CLB的輸出經(jīng)過CLB連接盒，連到第一排第三列兩個(gè)CLB的輸入，依此法連接下去。當(dāng)?shù)谝慌诺诹凶髠?cè)CLB的輸出經(jīng)過CLB連接盒，豎直單倍線，IO連接盒連入第一排的長線后，第一排的12根長線上已經(jīng)全部引入了信號。通過閉合器件左上角的長線與六倍線互連開關(guān)，將第一排12根長線上的信號連到了第一列的24根六倍線上。由于第一列六倍線在IO連接盒有斷開開關(guān)，將這些開關(guān)閉合后，第一列的六倍線從上到下已經(jīng)全部連通。由于每行的24根單倍線在左側(cè)的IO連接盒內(nèi)均有與第一列六倍線的連接開關(guān)，將這些開關(guān)閉和后，輸入信號即連入了待測試的20行水平單倍線上，這樣即完成了待測試單倍線的信號連入工作。

在每行里，將行內(nèi)第一到第六個(gè)CLB連接盒內(nèi)部的單倍線水平連接開關(guān)閉合，這樣輸入信號被傳輸?shù)降谄邆€(gè)CLB連接盒，在第七到第九個(gè)CLB連接盒內(nèi)部，將24根單倍線連入CLB內(nèi)部并線，目的是對輸入信號加強(qiáng)驅(qū)動。在第九個(gè)CLB上，將輸出經(jīng)過CLB連接盒再連到右側(cè)的24根單倍線上，這樣保證了輸入信號繼續(xù)在待測試單倍線上傳輸。以此類推，每經(jīng)過六個(gè)CLB連接盒，對信號加強(qiáng)驅(qū)動，再繼續(xù)傳輸，直到最右邊的第四個(gè)CLB連接盒。在最右邊的四個(gè)CLB連接盒上將24根單倍線引入CLB并線，最后并成一根線并連入右側(cè)的輸出IO上。這樣配置后，就完成了輸入信號在從左到右的單倍線上的走線工作。

在每行的末端，為了限制輸出IO的數(shù)量，將每行的24根單倍線采用并線的形式并到一根線上，并最終連入輸出IO上。這樣一個(gè)測試文件只有1個(gè)輸入和20個(gè)輸出，這樣將測試工作進(jìn)行優(yōu)化。注意，在配置加強(qiáng)驅(qū)動的CLB中，信號的合并要使用“與”和“或”兩種模式，這樣可以保證測試的正確性。經(jīng)過這樣的設(shè)計(jì)，從左到右的單倍線測試用兩個(gè)測試文件即可完成。

4 FPGA單倍線測試實(shí)現(xiàn)

根據(jù)以上設(shè)計(jì)方案，用C＋＋語言編寫程序，生成單倍線從左到右的約束文件，按照這個(gè)約束文件生成測試碼點(diǎn)，用測試系統(tǒng)進(jìn)行測試，即可完成FPGA單倍線從左到右的測試。

按照同樣的測試方案，生成其它三個(gè)方向的測試碼點(diǎn)，即可完成XCV100E單倍線百分之百的測試。 同理，對于十萬門級其他型號FPGA單倍線的測試，由于只是陣列大小發(fā)生變化，亦可以采用此方法實(shí)現(xiàn)。

圖2 FPGA單倍線測試線網(wǎng)局部圖

5 結(jié)束語

由于FPGA功能強(qiáng)大，已被廣泛應(yīng)用于各行各業(yè)，導(dǎo)致人們對它的需求也越來越高，因此大批量的FPGA被生產(chǎn)出來。要讓合格品在第一時(shí)間走上市場，就要求測試人員的測試效率要不斷提高，在最短的時(shí)間內(nèi)完成對FPGA的測試，因此對于FPGA測試方法的研究就從未間斷過，以爭取找到更加高效率的測試方法。

［1］華清遠(yuǎn).FPGA應(yīng)用開發(fā)入門與典型實(shí)例［M］.北京：人民郵電出版社，2008.

［2］褚振勇，翁木云.FPGA設(shè)計(jì)與應(yīng)用［M］.西安：西安電子科技大學(xué)出版社，2002.

［3］楊錫林，欒大成.Visual C＋＋編程高手［M］.北京：北京大學(xué)出版社，2000.

［4］［美］Stephen Prata.C＋＋Primer Plus中文版［M］.孫建春，韋強(qiáng)，譯.北京：人民郵電出版社，2005.

Study on Test Method of FPGA Haploid Line

ZHANG Chun－yu1，WANG Xiao－jun2
（1.The47th Research Institute of China Electronics Technology Group Corporation，Shenyang 110032，China；2.Toshiba Elevator（China）Co.，Ltd.，Shenyang 110168，China）

With development and improvementof the computer technology in the 21st century，which has widely used in various industries，the technology of the semiconductor integrated circuit develops unprecedentedly.The FPGA testmethod using computer software improves the efficiency highly.In order to achieve FPGA haploid line resources test，this paper uses Xilinx software for FPGA haploid line resources design，and Visual C＋＋for test program.

Computer technology；Semiconductor integrated circuit；FPGA

10.3969／j.issn.1002－2279.2014.06.006

TN4

：B

：1002－2279（2014）06－0017－02

張春宇（1980－），男，遼寧錦州人，助理工程師，主研方向：集成電路測試。

2014－02－18