基于SystemVerilog的多通道ARINC429總線通訊板卡的設計

崔惠珊+崔海青+李淼

摘 要： 為解決航電系統仿真驗證過程中大多數ARINC429板卡軟件定時不精確、不可靠的問題，擬從硬件上實現多通道、并行、高精度定時循環發送，采用基于標準SystemVerilog語言智能配置循環存儲器的方法實現優化定時功能，提出一種多通道航空總線通信板卡設計方案。該方法采用通用網絡接口與計算機連接，在基于LabVIEW的航空總線測試平臺下，對所設計板卡進行測試和驗證，結果表明該方法能夠滿足多個通道并行定時發送數據的要求，并且各項指標符合ARINC429電氣標準。

關鍵字： SystemVerilog； 多通道ARINC429； 定時循環發送； LabVIEW

中圖分類號： TN964?34 文獻標識碼： A 文章編號： 1004?373X（2014）16?0054?04

Design of multi?channel ARINC429 bus communication card based on SystemVerilog

CUI Hui?shan1， CUI Hai?qing2， LI Miao1

（1. School of Urban Rail Traffic， Beijing Jiaotong Vocational Technical College， Beijing 102200， China；

2. School of Aviation Automation， Civil Aviation University of China， Tianjin 300300， China）

Abstract： In order to solve the problem that most ARINC429 card softwares has imprecise and unreliable timing in validation of avionics system simulation， it is planned to realize multi?channel， parallel and high?accuracy timing cycle transmission by hardware， and implement the optimal timing function with the method that uses SystemVerilog language to intelligently configure a cyclic memory. A design scheme of multi?channel avionics bus communication card is proposed， in which a common network interface is adopted to connect with the computer. The designed board card was tested and validated on the LabVIEW?based aviation bus test platform. The results shows that this method can meet the requirements of parallel and timing data transmission in multiple channels， and each index meets ARINC429 electrical standard.

Keywords： SystemVerilog； mult?channel ARINC429； clocked cycle transmission； LabVIEW

0 引 言

ARINC429總線是美國航空無線電公司（RTCA）制定的一種串行通信標準，是基于Mark33數字信息傳輸系統DITS（Digital Information Transfer System）的單向數據總線標準，是專為航空電子系統通信規定的航空工業標準，它詳細規劃了航空電子系統中各個電子設備之間及電子設備和系統之間的電氣接口標準和通信方式[1]。隨著我國對航空工業投入的重視，和大飛機項目的進展，國內很多企業和研究所開始進入航空電子研究領域。新型現代民航客機如Boeing787，和我國正在研發生產的C919大飛機的智能電子系統需要的大量的數據通道和數據量。而當前市場上的ARINC429總線板卡價格昂貴，功能簡單，在實現多個標號的定時循環發送功能時，大多是由軟件定時實現。Windows操作系統定時精度10 ms，而一個ARINC429字的發送周期為2.88 ms（低速）或0.36 ms（高速），所以這種方法定時精度不高。而且由于需要定時從上位機向下發送數據，會大量占用總線資源，從而出現數據擁塞現象，導致板卡無法向上位機發送數據。在做飛機電子系統研究的過程中難以達到要求。

要解決上述問題，主要有兩個途徑：一是提高板卡與計算機之間的總線傳輸速度，這種方法雖然可以緩解數據擁塞現象，但依然無法解決定時精度不高的問題，且隨著ARINC429通道數的增多（比如16收16發），數據擁塞現象仍會出現。二是由硬件實現定時，即每當要循環發送數據時，上位機告知下位機要發送的數據和循環頻率，由硬件自主定時發送。顯然第二種方式更符合ARINC429電氣標準，但是對硬件的設計提出了更高的要求。

1 系統總體方案

本文提出的設計方法，基于SystemVerilog語言，設計一個包含16個ARINC429發送通道和16個ARINC429接收通道，通過網絡端口和上位機進行數據通信，系統總體設計方案如圖1所示。

圖1 系統總體設計方案

由于ARINC429協議芯片如HS?3282數據格式固定，使用不夠靈活方便，價格昂貴，所以采用FPGA進行設計，實現ARINC429數據的發送和接收，使用電平轉換芯片HI?8585和HI?8588，將ARINC429電平轉換成FPGA能接受的TTL電平和將TTL電平轉換成ARINC429電平。板卡和上位機的網絡通信協議較為復雜，所以使用W5100協議芯片，既節省了設計時間，也利于將板卡應用于各種不同的操作系統，提高了傳輸速度和通用性。

2 SystemVerilog

SystemVerilog是對IEEEStd l364?200l Verilog Standard的一個擴展，這種擴展可被歸納為兩個方面：對硬件建模的擴展，主要集成SUPERLOG和C語言的很多特點；對驗證和斷言方面的擴展，主要集成來自SUPERLOG，VERA，C，C++和VHDL語言的特點，另外還有來自OVA和PSL的斷言。

2.1 設計意圖

和Verilog相比，SystemVerilog加入了一些新的關鍵字，更能體現出設計者的設計意圖，避免潛在的錯誤。

在Verilog中使用case語句時，通常用綜合導向（pragma）來指導并行結構的實現，但這樣會導致RTL仿真和門級仿真不一致。而System Verilog加入了關鍵字unique和priority，unique表示生成并行結構，priority表示生成優先級結構，從而從設計時就使仿真和驗證保持高度一致。

在Verilog中使用always語句描述組合邏輯電路時，若在敏感表中不小心錯誤地遺漏了輸入信號，會導致綜合后產生意外的寄存器。而SystemVerilog加入了關鍵字always_comb，表示所描述的是組合邏輯電路，無需寫敏感表，從而減少了錯誤[2]。

2.2 斷 言

斷言是對設計意圖的一種陳述，說明某些行為必須發生或從不發生。它不屬于設計，但能提高設計的可觀察性和可控性。在仿真時，通過觀察信號波形來尋找設計錯誤是一項非常單調乏味的工作，而斷言可以幫助設計人員縮短調試時間。斷言以正規且自然的語言形式描述了信號應有的行為（無需綜合），斷言失敗時產生的錯誤信息可供用戶作為參考文檔，即“活”的注釋[3]。

3 ARINC429數據發送

3.1 設計需求

要實現16個發送通道發送ARINC429數據，且具備硬件自主定時發送功能，能以50 ms，100 ms，150 ms，200 ms，250 ms，300 ms，350 ms，400 ms，450 ms，500 ms為間隔發送定時循環數據，定時間隔精度為1 μs。

3.2 循環存儲器

由于所需實現的定時循環發送的發送間隔均是50 ms的整數倍，所以每隔50 ms安排一次所需發送的數據。比如第一個50 ms，所有存儲器的數據都發送；第二個50 ms，則只需發送50 ms寄存器的數據；第三個50 ms，只需發送50 ms寄存器和100 ms寄存器的數據，以此類推。在硬件實現上，給每個存儲器配置一個計數器，以判斷當前的50 ms內該循環存儲器的數據是否該被發送。每個循環存儲器的循環頻率都是可以設置的，上位機通過發送命令字，可以改變對應的循環存儲器的循環頻率。也可以發送清除命令，清空該存儲器。

為保證發送的時間精度，在50 ms內為每個循環存儲器設定了其專有的時間段，如圖2所示。

圖2 兩種模式下循環存儲器時間段分配圖

以高速模式下的存儲器1為例，假設該存儲器的循環間隔為100 ms。在第5 ms，首次發送該存儲器內的數據，在105 ms到來時，發送第二次，以此類推。整個系統采用32 MHz晶振作為時鐘，采用這種方法足以保證時間間隔精度。在空余的時段，或循環存儲器數據不滿的情況下，發送只發送一次的數據。

3.3 循環發送

之所以按發送速率的不同安排存儲器的時間分配，主要是由于發送一個低速ARINC429字需要2.88 ms，在5 ms內只能發送1個數據字，會造成時間浪費。所以，兩種模式分開安排，使板卡在有限的時間內盡可能多的發送數據。

在高速模式下，發送每個數據字需要0.36 ms（包括4位空閑位），5 ms內最多可發送可以發送13個數據字（0.36×13=4.68 ms），而剩余的0.32 ms則處于空閑狀態，等待下一次5 ms到來，以保證每個5 ms的開始都是精確定時。在每5 ms開始時，根據當前時間，從相應的循環存儲器內按時段安排讀出數據，如果該循環存儲器內數據不足13個，則讀取單次發送的數據加到后面，保證單次發送的數據也能及時發送。

低速模式和高速模式基本相同，只不過高速模式發送每個數據字需要2.88 ms，所以在50 ms內只分配了5個循環存儲器，每個循環存儲器只能發送3個數據字。

3.4 循環存儲器智能配置

系統能夠實現以50 ms，100 ms，150 ms，200 ms，250 ms，300 ms，350 ms，400 ms，450 ms，500 ms為間隔進行定是循環發送，但在實際使用中，并非每個通道都需要這10種循環間隔，只需要其中某一個或幾個循環間隔。所以，每個循環寄存器對應的循環間隔并非是不變的，而是可通過上位機發出指令改變，這樣就能最大程度的利用硬件資源，實現更多數據的定時循環發送。

3.5 發送ARINC429數據

ARINC429規范規定每個ARINC429通道的速率都是固定的，不可中途改變。所以，只需在初始化時由上位機發送命令字，控制每個通道的速率。對于每個發送模塊，都采用16倍頻發送。由于FPGA發送出來的電平是TTL電平，不是標準的ARINC429電平，所以采用ARINC429專用的電平轉換芯片HI?8585，進行電平轉換。

4 ARINC429數據接收

4.1 設計需求和實現方法

接收到ARINC429數據后，要能進行制定Label號過濾，并具有自動添加時間標簽功能。

ARINC429數據的接收過程見圖3，首先由接收模塊接收ARINC429數據，然后交給處理模塊進行Label號過濾盒添加時間標簽。16個通道的處理模塊把數據傳送給并串轉換模塊之后，再寫入FIFO，等待網絡模塊來讀取。

4.2 接收模塊

在總線信號進入FPGA之前，同樣要做電平轉換，采用HI?8588將ARINC429電平轉換成TTL電平。接收通道的速率，也是由上位機通過發送命令字來控制。采用16倍頻進行接收，在接收完成后進行奇偶校驗，如果校驗正確則發送給處理模塊。

圖3 ARINC429數據接收過程

4.3 處理模塊

處理模塊收到數據后首先要進行Label號過濾，待過濾的Label號都是由上位機通過命令字的形式發送下來，存儲在FPGA中，每個通道可最多過濾16個Label號。在過濾完Label號后，給數據添加上時間標簽。時間標簽是一個28位的二進制碼，最低位表示10 μs，由于即使高速模式下，一個ARINC429數據字的時長也有360 μs，所以10 μs的精度已經足夠了。

4.4 并行通道數據轉換模塊

并行通道數據轉換模塊是采取輪詢的方式，向處理模塊發送讀取請求，如果處理模塊當前有數據，則在兩個時刻后將數據和使能信號發出，并行通道數據轉換模塊檢測到使能信號則將該數據接收。接收到數據后，依據接收到的時刻，可以判斷出該數據所處的通道，給該數據添加上4位的通道標簽。綜上所述，進入到FIFO的數據共有64位，ARINC429數據32位，時間標簽28位，通道標簽4位。

5 網絡通信和控制

5.1 W5100

W5100 是一款多功能的單片網絡接口芯片，內部集成有 10 M/100 M以太網控制器，主要應用于高集成、高穩定、高性能和低成本的嵌入式系統中。W5100 內部集成了全硬件的、且經過多年市場驗證的 TCP/IP 協議棧、以太網介質傳輸層（MAC）和物理層（PHY）。硬件 TCP/IP 協議棧支持 TCP，UDP，IPv4，ICMP，ARP，IGMP 和 PPPoE，這些協議已經在很多領域經過了多年的驗證。W5100 內部還集成有 16 KB 存儲器用于數據傳輸。使用W5100不需要考慮以太網的控制，只需要進行簡單的端口（Socket）編程[4]。

5.2 直接并行讀/寫時序

W5100提供 3種接口：直接并行總線、間接并行總線和 SPI總線。采用SPI總線最為簡單，但是SPI傳輸速度較直接并行總線慢很多，本系統對網絡傳輸速度要求比較高，所以采用直接并行總線方式。由于系統時鐘是32 MHz，通過Altera提供的PLL IPCore產生100 MHz時鐘[5]，來產生讀/寫時序，讀/寫時序如圖4所示。

圖4 W5100讀/寫時序

6 測 試

板卡的測試是通過一塊標準的AIRNC429板卡，來測試待測板卡的性能。校驗板卡選用NI公司的ACX429?3U?16板卡，該板卡具有通過PCI接口和計算機進行數據交互。

測試主要包括兩部分：第一部分是上位機—待測板卡—校驗板卡—上位機通路，即上位機軟件將數據通過網絡發送給待測板卡，同時記錄下此數據，待測板卡接到數據后通過ARINC429通道將數據發送給校驗板卡，校驗板卡接收到數據后通過PCI接口回傳給上位機，上位機軟件將此數據和原數據進行對比，從而實現了對板卡ARINC429發送功能的測試。第二部分是上位機—校驗板卡—待測板卡—上位機，原理和第一部分相同，能夠測試板卡的ARINC429數據接收功能。圖5為在偶校驗方式下某次ARINC429發送波形圖，圖6為在上位機采用LabVIEW測試程序獲取的數據列表。

7 結 論

本文提出的設計方法，適用于新型現代客機研制過程中，對航空電子系統中大量ARINC429總線數據傳輸的測試和驗證，對于飛機電子系統總線通信規范設計的的合理性和可靠性提供了測試方法。基于本方案的通信板卡接口不受操作系統的限制，也不需要復雜的驅動程序，基于此可以開發各種新型的總線測試設備。驗證結果證明，板卡符合ARINC429設計標準，能夠實現多通道并行發送、接收ARINC429數據，基于硬件的定時功能設計提高了定時精度。

圖5 雙極性歸零碼偶校驗波形圖

圖6 測試結果圖

參考文獻

[1] 鄧智敏，張軍.基于HS3282的ARINC429總線通信卡的設計與應用[J].計算機測量與控制，2004（5）：476?479.

[2] ZWOLINSKI Mark. Digital system design with system [M]. [S.l.]： Pearson Education， Inc， 2010： 43?129.

[3] BERGERON Janick， CERNY Eduard， HUNTER Alan， et al. Verification methodology manual for SystemVerilog [M]. USA： Synopsys， Inc， 2006.

[4] 佚名.W5100數據手冊（Version 1.1.6）[EB/OL].[2010?02?11].http：//www.wiznet.co.kr.

[5] 吳繼華，蔡海寧，王誠.Altera FPGA/CPLD設計（高級篇）[M].北京：人民郵電出版社，2005.

[6] 周德新，樊智勇.基于USB的ARINC429總線接口設計與實現[J].電子器件，2005（2）：432?434.

4 ARINC429數據接收

4.1 設計需求和實現方法

接收到ARINC429數據后，要能進行制定Label號過濾，并具有自動添加時間標簽功能。

ARINC429數據的接收過程見圖3，首先由接收模塊接收ARINC429數據，然后交給處理模塊進行Label號過濾盒添加時間標簽。16個通道的處理模塊把數據傳送給并串轉換模塊之后，再寫入FIFO，等待網絡模塊來讀取。

4.2 接收模塊

在總線信號進入FPGA之前，同樣要做電平轉換，采用HI?8588將ARINC429電平轉換成TTL電平。接收通道的速率，也是由上位機通過發送命令字來控制。采用16倍頻進行接收，在接收完成后進行奇偶校驗，如果校驗正確則發送給處理模塊。

圖3 ARINC429數據接收過程

4.3 處理模塊

處理模塊收到數據后首先要進行Label號過濾，待過濾的Label號都是由上位機通過命令字的形式發送下來，存儲在FPGA中，每個通道可最多過濾16個Label號。在過濾完Label號后，給數據添加上時間標簽。時間標簽是一個28位的二進制碼，最低位表示10 μs，由于即使高速模式下，一個ARINC429數據字的時長也有360 μs，所以10 μs的精度已經足夠了。

4.4 并行通道數據轉換模塊

并行通道數據轉換模塊是采取輪詢的方式，向處理模塊發送讀取請求，如果處理模塊當前有數據，則在兩個時刻后將數據和使能信號發出，并行通道數據轉換模塊檢測到使能信號則將該數據接收。接收到數據后，依據接收到的時刻，可以判斷出該數據所處的通道，給該數據添加上4位的通道標簽。綜上所述，進入到FIFO的數據共有64位，ARINC429數據32位，時間標簽28位，通道標簽4位。

5 網絡通信和控制

5.1 W5100

W5100 是一款多功能的單片網絡接口芯片，內部集成有 10 M/100 M以太網控制器，主要應用于高集成、高穩定、高性能和低成本的嵌入式系統中。W5100 內部集成了全硬件的、且經過多年市場驗證的 TCP/IP 協議棧、以太網介質傳輸層（MAC）和物理層（PHY）。硬件 TCP/IP 協議棧支持 TCP，UDP，IPv4，ICMP，ARP，IGMP 和 PPPoE，這些協議已經在很多領域經過了多年的驗證。W5100 內部還集成有 16 KB 存儲器用于數據傳輸。使用W5100不需要考慮以太網的控制，只需要進行簡單的端口（Socket）編程[4]。

5.2 直接并行讀/寫時序

W5100提供 3種接口：直接并行總線、間接并行總線和 SPI總線。采用SPI總線最為簡單，但是SPI傳輸速度較直接并行總線慢很多，本系統對網絡傳輸速度要求比較高，所以采用直接并行總線方式。由于系統時鐘是32 MHz，通過Altera提供的PLL IPCore產生100 MHz時鐘[5]，來產生讀/寫時序，讀/寫時序如圖4所示。

圖4 W5100讀/寫時序

6 測 試

板卡的測試是通過一塊標準的AIRNC429板卡，來測試待測板卡的性能。校驗板卡選用NI公司的ACX429?3U?16板卡，該板卡具有通過PCI接口和計算機進行數據交互。

測試主要包括兩部分：第一部分是上位機—待測板卡—校驗板卡—上位機通路，即上位機軟件將數據通過網絡發送給待測板卡，同時記錄下此數據，待測板卡接到數據后通過ARINC429通道將數據發送給校驗板卡，校驗板卡接收到數據后通過PCI接口回傳給上位機，上位機軟件將此數據和原數據進行對比，從而實現了對板卡ARINC429發送功能的測試。第二部分是上位機—校驗板卡—待測板卡—上位機，原理和第一部分相同，能夠測試板卡的ARINC429數據接收功能。圖5為在偶校驗方式下某次ARINC429發送波形圖，圖6為在上位機采用LabVIEW測試程序獲取的數據列表。

7 結 論

本文提出的設計方法，適用于新型現代客機研制過程中，對航空電子系統中大量ARINC429總線數據傳輸的測試和驗證，對于飛機電子系統總線通信規范設計的的合理性和可靠性提供了測試方法。基于本方案的通信板卡接口不受操作系統的限制，也不需要復雜的驅動程序，基于此可以開發各種新型的總線測試設備。驗證結果證明，板卡符合ARINC429設計標準，能夠實現多通道并行發送、接收ARINC429數據，基于硬件的定時功能設計提高了定時精度。

圖5 雙極性歸零碼偶校驗波形圖

圖6 測試結果圖

參考文獻

[1] 鄧智敏，張軍.基于HS3282的ARINC429總線通信卡的設計與應用[J].計算機測量與控制，2004（5）：476?479.

[2] ZWOLINSKI Mark. Digital system design with system [M]. [S.l.]： Pearson Education， Inc， 2010： 43?129.

[3] BERGERON Janick， CERNY Eduard， HUNTER Alan， et al. Verification methodology manual for SystemVerilog [M]. USA： Synopsys， Inc， 2006.

[4] 佚名.W5100數據手冊（Version 1.1.6）[EB/OL].[2010?02?11].http：//www.wiznet.co.kr.

[5] 吳繼華，蔡海寧，王誠.Altera FPGA/CPLD設計（高級篇）[M].北京：人民郵電出版社，2005.

[6] 周德新，樊智勇.基于USB的ARINC429總線接口設計與實現[J].電子器件，2005（2）：432?434.

4 ARINC429數據接收

4.1 設計需求和實現方法

接收到ARINC429數據后，要能進行制定Label號過濾，并具有自動添加時間標簽功能。

ARINC429數據的接收過程見圖3，首先由接收模塊接收ARINC429數據，然后交給處理模塊進行Label號過濾盒添加時間標簽。16個通道的處理模塊把數據傳送給并串轉換模塊之后，再寫入FIFO，等待網絡模塊來讀取。

4.2 接收模塊

在總線信號進入FPGA之前，同樣要做電平轉換，采用HI?8588將ARINC429電平轉換成TTL電平。接收通道的速率，也是由上位機通過發送命令字來控制。采用16倍頻進行接收，在接收完成后進行奇偶校驗，如果校驗正確則發送給處理模塊。

圖3 ARINC429數據接收過程

4.3 處理模塊

處理模塊收到數據后首先要進行Label號過濾，待過濾的Label號都是由上位機通過命令字的形式發送下來，存儲在FPGA中，每個通道可最多過濾16個Label號。在過濾完Label號后，給數據添加上時間標簽。時間標簽是一個28位的二進制碼，最低位表示10 μs，由于即使高速模式下，一個ARINC429數據字的時長也有360 μs，所以10 μs的精度已經足夠了。

4.4 并行通道數據轉換模塊

并行通道數據轉換模塊是采取輪詢的方式，向處理模塊發送讀取請求，如果處理模塊當前有數據，則在兩個時刻后將數據和使能信號發出，并行通道數據轉換模塊檢測到使能信號則將該數據接收。接收到數據后，依據接收到的時刻，可以判斷出該數據所處的通道，給該數據添加上4位的通道標簽。綜上所述，進入到FIFO的數據共有64位，ARINC429數據32位，時間標簽28位，通道標簽4位。

5 網絡通信和控制

5.1 W5100

W5100 是一款多功能的單片網絡接口芯片，內部集成有 10 M/100 M以太網控制器，主要應用于高集成、高穩定、高性能和低成本的嵌入式系統中。W5100 內部集成了全硬件的、且經過多年市場驗證的 TCP/IP 協議棧、以太網介質傳輸層（MAC）和物理層（PHY）。硬件 TCP/IP 協議棧支持 TCP，UDP，IPv4，ICMP，ARP，IGMP 和 PPPoE，這些協議已經在很多領域經過了多年的驗證。W5100 內部還集成有 16 KB 存儲器用于數據傳輸。使用W5100不需要考慮以太網的控制，只需要進行簡單的端口（Socket）編程[4]。

5.2 直接并行讀/寫時序

W5100提供 3種接口：直接并行總線、間接并行總線和 SPI總線。采用SPI總線最為簡單，但是SPI傳輸速度較直接并行總線慢很多，本系統對網絡傳輸速度要求比較高，所以采用直接并行總線方式。由于系統時鐘是32 MHz，通過Altera提供的PLL IPCore產生100 MHz時鐘[5]，來產生讀/寫時序，讀/寫時序如圖4所示。

圖4 W5100讀/寫時序

6 測 試

板卡的測試是通過一塊標準的AIRNC429板卡，來測試待測板卡的性能。校驗板卡選用NI公司的ACX429?3U?16板卡，該板卡具有通過PCI接口和計算機進行數據交互。

測試主要包括兩部分：第一部分是上位機—待測板卡—校驗板卡—上位機通路，即上位機軟件將數據通過網絡發送給待測板卡，同時記錄下此數據，待測板卡接到數據后通過ARINC429通道將數據發送給校驗板卡，校驗板卡接收到數據后通過PCI接口回傳給上位機，上位機軟件將此數據和原數據進行對比，從而實現了對板卡ARINC429發送功能的測試。第二部分是上位機—校驗板卡—待測板卡—上位機，原理和第一部分相同，能夠測試板卡的ARINC429數據接收功能。圖5為在偶校驗方式下某次ARINC429發送波形圖，圖6為在上位機采用LabVIEW測試程序獲取的數據列表。

7 結 論

本文提出的設計方法，適用于新型現代客機研制過程中，對航空電子系統中大量ARINC429總線數據傳輸的測試和驗證，對于飛機電子系統總線通信規范設計的的合理性和可靠性提供了測試方法。基于本方案的通信板卡接口不受操作系統的限制，也不需要復雜的驅動程序，基于此可以開發各種新型的總線測試設備。驗證結果證明，板卡符合ARINC429設計標準，能夠實現多通道并行發送、接收ARINC429數據，基于硬件的定時功能設計提高了定時精度。

圖5 雙極性歸零碼偶校驗波形圖

圖6 測試結果圖

參考文獻

[1] 鄧智敏，張軍.基于HS3282的ARINC429總線通信卡的設計與應用[J].計算機測量與控制，2004（5）：476?479.

[2] ZWOLINSKI Mark. Digital system design with system [M]. [S.l.]： Pearson Education， Inc， 2010： 43?129.

[3] BERGERON Janick， CERNY Eduard， HUNTER Alan， et al. Verification methodology manual for SystemVerilog [M]. USA： Synopsys， Inc， 2006.

[4] 佚名.W5100數據手冊（Version 1.1.6）[EB/OL].[2010?02?11].http：//www.wiznet.co.kr.

[5] 吳繼華，蔡海寧，王誠.Altera FPGA/CPLD設計（高級篇）[M].北京：人民郵電出版社，2005.

[6] 周德新，樊智勇.基于USB的ARINC429總線接口設計與實現[J].電子器件，2005（2）：432?434.