基于CPLD的FSK調制解調電路及其測試

武立華，黃 玉，王 姣，趙恩銘，劉志海

（哈爾濱工程大學a.理學院 理學之光科技創新中心；b.信息與通信工程學院，黑龍江 哈爾濱 150001）

基于CPLD的FSK調制解調電路及其測試

武立華a，黃 玉a，王 姣b，趙恩銘a，劉志海a

（哈爾濱工程大學a.理學院 理學之光科技創新中心；b.信息與通信工程學院，黑龍江 哈爾濱 150001）

根據數字式FSK調制和解調的工作原理，對比分析了基于CPLD和單片機的2種電路實現方案.設計了基于CPLD的FSK調制解調模塊，利用QuartusⅡ開發平臺對CPLD進行編程，實現了FSK調制與解調功能，用IAR FOR AVR平臺對單片機ATMEGA16進行編程，實現了位同步功能，同時與外部用SPI接口進行通信.搭建了實際的硬件電路，仿真與實驗測試均驗證了設計的正確性.

FSK調制解調；CPLD；單片機；位同步

1 引 言

數字調制解調技術是現代通信的重要研究內容之一［1］.在數字通信系統中，由于基帶數字信號包含了豐富的低頻部分，如果要遠距離傳輸特別是在有限帶寬的高頻無線或光纖信道傳輸時，必須對數字信號進行載波調制，把基帶信號的功率譜搬移到較高的載波頻率上.FSK利用數字信號調制載波的頻率，是信息傳輸較早的一種傳輸方式，具有抗噪聲性能好、傳輸距離遠、誤碼率低等優點，在衰落信道的中低速數據傳輸中有著廣泛的應用.近年來，國內外的學者和一些公司在為調制與解調器的研究和推廣方面做出了很多的努力，在藍牙通訊設備、醫學植入微電子器件和便攜式消費電子產品等方面己有大量的研究成果.FSK的調制與解調可以用單片機實現，也可用CPLD實現.若采用單片機實現方案，單片機資源的占用率比較高，對ATMEGA16單片機來說，每隔1／300 ms時間就得產生1次中斷［2］.由于單片機把大部分時間用來處理中斷，則在調制與解調過程中，容易發生搶中斷，使系統工作不穩定.單片機的端口操作頻率最多只有1 MHz，產生的FSK信號波特率也不會很高.一般的CPLD端口的操作頻率可達120 MHz，基于CPLD的FSK調制解調系統能達到較高的波特率，且CPLD內部程序并行運行，不會存在爭搶資源情況.因此采用CPLD實現FSK調制與解調.

2 系統實現方案

2.1 調制方案

采用CPLD產生FSK信號的原理框圖如圖1所示，系統時鐘作為調制用的本振信號由1個10 MHz的有源晶振提供，本振信號通過分頻器1得到載波f1，輸入時鐘經分頻器2得到載波f2，2個載波與1個選通開關（2選1數據選擇器）相連，選通開關根據數據選通相應頻率的載波.當數據為“1”時選通f1，輸出頻率為f1的載波；當數據為“0”時選通f2，輸出頻率為f2的載波，完成載波頻率的選擇，產生FSK信號.

圖1 基于CPLD的FSK調制原理框圖

2.2 解調方案

基于CPLD的FSK解調采用過零檢測法［3-8］，它是一種既經濟又實用的數字解調方法，與其他解調方法相比有如下特點：結構簡單，易于實現，對增益起伏不敏感，特別適用于數字化實現.基于CPLD的FSK解調方框圖如圖2所示，利用信號波形在單位時間內與零電平軸交叉的次數測定信號頻率.解調電路系統接收模擬信號，經過前置電路進行限幅放大等信號處理，去掉幅度信息，最后由CPLD識別并加以解調.分頻模塊負責脈沖展寬；計數整流模塊進行邊沿檢測；LPF模塊為低通濾波器，低通濾波器濾出待判決基帶信號.這樣就完成了FSK信號的解調.

圖2 基于CPLD的FSK解調原理框圖

2.3 整體方案

基于CPLD的FSK調制解調整體方框圖如圖3所示，一共有電源、前置信號處理、CPLD與單片機控制等4個模塊.采用1片MAX II系列CPLD實現調制與解調功能，器件型號為EPM240，其內部擁有240個邏輯單元，典型等效宏單元為192，最大用戶管腳80個，用戶Flash存儲器8 192字節，速度等級3～5 ns.采用ATMEGA16單片機作為控制器.由于單片機的串行口本身就是數字通信系統，自帶異步位同步功能，采用ATMGEA16的串口，可把得到的解調信號還原成數字信號，省去CPLD的位同步功能，且留出1個SPI接口與外部進行通信.

圖3 FSK調制與解調的系統方框圖

在調制過程中，單片機通過串口TXD向CPLD發送串行數據，串行數據包含了起始位、停止位和1位奇偶校驗位.CPLD將從TXD得到的基帶信號進行調制，得到FSK信號，再經過緩沖電路發射出去.解調過程正好與調制過程相反，接收到的FSK信號先經過前置信號處理模塊進行限幅放大，放大的FSK信號輸入CPLD進行解調，而后通過TXD交給單片機，再由單片機的串口進行位同步，將數據提取出，由SPI接口與外部進行通信.

3 系統軟件設計

3.1 調制模塊設計

利用VHDL程序設計的FSK調制模塊邏輯結構如圖4所示，接口信號規定如下：

1）clk是FSK調制的載波信號，采用10 MHz有源晶振，在上升期間進行計數，內部的三位計數器對10 MHz的時鐘信號進行計數，實現8分頻和4分頻.

2）data數據信號輸入端，即基帶信號的輸入端.

3）fsk＿out是FSK調制信號的輸出端.調制模塊的選擇開關使得當data為高電平時，fsk＿out與內部的4分頻信號相連接，當data為高電平時，fsk＿out與內部的8分頻信號連接，實現了FSK調制.

圖4 FSK調制模塊

3.2 解調模塊設計

圖5 FSK解調程序框圖

解調程序框圖如圖5所示，解調模塊是FSK調制解調中最重要和最復雜的模塊.FSK信號在CPLD中先進行4分頻得到信號S1，這樣做的目的是降低信號頻率，讓解調出的數據更穩定.同時系統內有8位計數器對10 MHz系統時鐘進行計數，在S1上升沿將計數值賦給寄存器1，并產生1位標志位.根據要求的信號，分別把寄存器1的值分別賦值給寄存器2和寄存器3.軟件自動根據標志位判斷寄存器2和3數據的時間前后，相減計算出信號周期T0，如果T0＜T1，輸出高電平，如果T0≥T1，輸出低電平.

FSK解調模塊如圖6所示.

圖6 FSK解調模塊

4 實驗測試

4.1 軟件仿真

仿真軟件為QuartusⅡ開發平臺，打開波形仿真程序，把相應的引腳波形加入仿真程序.運行結果見圖7，圖中osd為10 MHz時鐘輸入，txd為數據輸入端口，fsk＿out為FSK調制輸出.

從圖7可以看出，當數據為“1”時，FSK輸出頻率為2.5 MHz，當數據為“0”時，FSK輸出頻率變為1.25 MHz，表明調制模塊工作正常.

圖7 FSK調制模塊仿真圖

QuartusⅡ的波形仿真程序不能直接加入FSK信號，為產生FSK信號直接把調制模塊的輸出加到解調模塊的FSK信號輸入端，把所有引腳加入波形仿真程序，進行仿真.運行結果如圖8所示，圖中osc為10 MHz系統時鐘輸入，txd為FSK調制模塊的輸入信號，調制模塊的調制信號在內部與FSK解調模塊輸入端相連，de＿fsk為解調輸出信號.

由圖8可知，解調出的信號與輸入的信號相同，FSK解調模塊工作正常.但由于在解調過程中出現了競爭冒險，因此解調出的信號有很多毛刺，為使解調出的信號不會在位同步時產生誤碼，必須在解調電路后附加濾波模塊以消除毛刺.

圖8 FSK解調模塊仿真圖

4.2 實際測試

4.2.1 調制解調器測試

FSK調制與解調系統的實際電路如圖9所示，由2塊CPLD電路板構成，1塊用作FSK調制，另一塊用作FSK解調，2塊電路用三芯排線相接.

圖9 基于CPLD的FSK調制與解調電路

信號源的輸出設置成頻率為10 k Hz，幅值為3.3Vp-p，直流偏置為1.65 V 的方波信號，加入CPLD基帶信號輸入端.示波器的一個通道測量FSK調制的輸出，另一通道測量FSK解調經濾波器后的輸出.得到的FSK調制解調結果如圖10所示，圖中通道1為FSK調制的信號，通道2為經CPLD解調與濾波后的信號，解調出的數據與調制信號相同.另外，從解調出的數據波形可知，解調輸出端加上一級截止頻率為40 k Hz的RC濾波器后，信號變得很平滑.

圖10 FSK調制解調的測試結果

4.2.2 串行通信與功能測試

測試系統如圖9所示，把ATMEGA16單片機插入電路板，通過單片機的串口向FSK調制器發送串行數據，由另一塊相同電路板的FSK調制器進行解調，并通過串口與電腦相聯，在串口不同的波特率下，測試調制解調的誤碼率，測試結果如表1所示.

表1 在串口不同波特率下調制解調的誤碼率

經測試，基于CPLD的調制信號最高可工作在15 k Hz，表明基于CPLD調制解調系統的波特率最高可實現30 kb／s，工作速度由單片機SPI與USART的交換速度決定.為了保證在高速下發調制與解決數據的正確性，需要在串口發射時，開啟奇偶校驗，并在程序中進行冗余碼校驗，如果發現有錯誤，可以重新發送.

5 結 論

對比分析了FSK調制解調的單片機與CPLD兩種實現方法，提出了基于CPLD的FSK調制與解調的整體方案.設計了基于MAXⅡ系列CPLD的全數字FSK調制解調電路，對調制解調系統的各模塊進行了軟件設計及仿真驗證.實際電路測試表明，基于MAXⅡ系列CPLD的FSK調制解調器結構簡單、可靠性好，具有較強的抗干擾能力.

［1］ 方彥軍，孫軍，朱小平.基于MSP430的FSK調制解調器［J］.儀表技術與傳感器，2008（7）：60-61，64.

［2］ 張克飛，周智鑫，蘇照杰，等.基于單片機的自動尋跡攝像小車［J］.應用科技，2011，38（11）：75.

［3］ Bassel F，Chalres L.Asynchronous classification of MFSK signals using the higher order correlation domain［J］.IEEE Transactions on Communications，1998，46（4）：480-493.

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［責任編輯：郭 偉］

FSK modulation and demodulation circuit based on CPLD and its test

WU Li-huaa，HUANG Yua，WANG Jiaob，ZHAO En-minga，LIU Zhi-Haia
（a.Science of Optical Science and Technology Innovation Center，College of Science；b.College of Information and Communication Engineering，Harbin Engineering University，Harbin 150001，China）

According to the working principle of digital FSK modulation and demodulation，two kinds of circuit schemes based on CPLD and single chip were compared.FSK modulation and demodulation module based on CPLD was designed and programmed by Quartus II software.ATMEGA16 single chip was programmed by IAR FOR AVR software to carry out the function of bit synchronization and communication with outside through SPI interface.Both simulations and experimental tests proved the exactness of design.

FSK modulation and demodulation；CPLD；single chip；bit synchronization

TP212

A

1005-4642（2014）04-0019-04

2013-06-21；修改日期：2013-12-25

國家自然科學基金資助（No.61004130）；中國博士后科學基金資助（No.2012M511446，2013M530145）；中國博士后科學基金特別資助（No.2013T60348）；中央高校基礎科研業務費專項資金資助（No.HEUCF2013）

武立華（1979－），女，吉林松原人，哈爾濱工程大學理學院講師，博士，從事精密測量技術方面的研究.