頻率合成技術的發展及應用

張獻中，張 濤

（武漢科技大學 信息科學與工程學院，湖北 武漢 430081）

頻率合成技術的發展及應用

張獻中，張 濤

（武漢科技大學 信息科學與工程學院，湖北 武漢 430081）

本文基于對目前頻率合成技術的橫向比較，詳細介紹了頻率合成技術的歷史、現狀；介紹并分析了幾種主要頻率合成技術的基本原理，最后，介紹了頻率合成技術數字化、集成化和軟件化。本文對全面了解頻率合成技術具有非常重要的實際應用價值。

頻率合成器；PLL；DDS；芯片；FPGA

頻率合成技術是用一個或數個高頻率穩定度的參考頻率源，通過頻率域的線性運算產生多個與參考頻率穩定度相同或接近的新頻率的技術。頻率合成技術不但能提高通信頻率和通信設備的穩定度、準確度，而且還能滿足通信自動化對頻率可控和存儲的要求，以及抗干擾對快速跳頻的要求。在通信、雷達和導航等設備中，頻率合成器既是發射機的激勵信號源，又是接收機的本地振蕩器；在電子對抗設備中，它可以作為干擾信號發生器；在測試設備中，可作為標準信號源，因此頻率合成器被人們稱為許多電子系統的“心臟”。

1 頻率合成技術的發展

頻率合成技術最早開始于上個世紀30年代，發展至今,已經比較成熟，主要有以下幾類，分別為：直接模擬頻率合成、鎖相式頻率合成、直接數字頻率合成和混合頻率合成。

1.1 直接模擬頻率合成技術

直接模擬頻率合成技術是一種早期的頻率合成技術，它用一個或幾個參考頻率源經諧波發生器變成一系列諧波，再經混頻、分頻、倍頻和濾波等處理產生大量的離散頻率，直接模擬頻率合成技術簡單易行、頻率轉換時間短、相位噪音低，但因采用了大量的分頻、混頻、倍頻和濾波等模擬元件，使合成器的體積大、易產生雜散分量、元件的非線性影響難以抑制。

直接頻率合成法的優點是工作可靠，頻率轉換速度快，相位噪聲低，缺點是需要大量的混頻器、分頻器和濾波器、且難以集成化，所以體積大，價格也貴，目前已基本不用。

1.2 鎖相式頻率合成技術

鎖相式頻率合成器[1]是采用鎖相環（Phase-Locked Loop,PLL）進行頻率合成的一種頻率合成技術。PLL是一個能夠跟蹤輸入信號相位的閉環自動控制系統，它通常由鑒相器（Phase Detector,PD）、環路濾波器（ Loop Filter,LF）、壓控振蕩器（Voltage Controlled Oscillator,VCO）和兩個分頻器等幾部分組成。鎖相環組成的原理框圖如圖1所示。

圖1 鎖相式頻率合成器基本原理圖Fig. 1 PLL frequency synthesizer basic schematic

鎖相環頻率合成器的工作原理是：輸出信號頻率與外部參考頻率進行相位比較，由誤差相位θe(t)產生誤差電壓ud(t)，誤差電壓經過環路濾波器F（p）的過濾得到控制電壓uc(t)，控制電壓加到壓控振蕩器上使之產生頻率偏移，來跟蹤輸入信號頻率ωi(t)。若輸入ωi為固定頻率，在uc(t)的作用下，ωv(t)向ωi靠攏，一旦達到兩者相等時，若滿足一定條件，環路就能穩定下來，達到鎖定。鎖定之后，被控的壓控振蕩器頻率與輸入信號頻率相同，兩者之間維持一定的穩態相位差。

PLL主要分為3類：模擬PLL、數字PLL和數模混合PLL。若在鎖相環中插入數字分頻器和數字鑒相器，即成為數字鎖相環；數字鎖相頻率合成技術是目前的主流技術。數模混合PLL又叫電荷泵鎖相環CPPLL（Charge Pump PLL）,它的組成既有模擬電路也有數字電路。電荷泵鎖相環與模擬鎖相環相比，具有無限的捕獲范圍和跟蹤范圍，捕獲時間短，線性范圍大，成本低等優點，得到廣泛的應用。目前單片集成頻率合成器鎖相環幾乎全部采用電荷泵鎖相環。

1.3 直接數字合成技術

近年來，隨著微電子技術的迅速發展，直接數字頻率合成器（Direct DigitaI Freguency Synthesis 簡稱 DDS）得到了飛速的發展。DDS的基本結構包括[3]：相位累加器、正弦查詢表ROM、數模轉換器DAC和低通濾波器LPF等。其基本框圖如圖2所示。

圖2 DDS基本原理圖Fig. 2 DDS Basic Schematic

相位累加器PA (Phase Accumulator)在K位頻率控制字FCW(Frequency Control Word)的控制下, 以參考時鐘頻率關為采樣頻率,產生待合成信號的數字線性相位序列，將相位累加器的高N位作為地址碼通過正弦查詢表ROM變換, 產生M位對應信號波形的數字序列, 再由數模轉換器DAC將其轉化為階梯模擬電壓波形,最后由低通濾波器 LPF將其平滑為連續的正弦波形作為輸出, 這就是DDS 的基本工作原理。

該DDS系統的核心是相位累加器，它由一個加法器和一個位相位寄存器組成，每來一個時鐘，相位寄存器以步長增加，相位寄存器的輸出與相位控制字相加，然后輸入到正弦查詢表地址上。正弦查詢表包含一個周期正弦波的數字幅度信息，每個地址對應正弦波中 0～360° 范圍的一個相位點。查詢表把輸入的地址相位信息映射成正弦波幅度的數字量信號，驅動DAC，輸出模擬量。相位寄存器每經過2N/K 個時鐘 后回到初始狀態，相應地正弦查詢表經過一個循環回到初始位置，整個DDS系統輸出一個正弦波。

由上可知 , DDS技術可以理解為數字信號處理中信號綜合的硬件實現問題,即給定信號幅度、頻率、相位參數，產生所需要的信號波形。從系統的角度可以認為是給定輸入時鐘和頻率控制字K，輸出一一對應的正弦信號。由于DDS采用了不同于傳統頻率合成方法的全數字結構，所以DDS技術具備了直接模擬頻率合成和間接頻率合成方法所不具備的許多特點:

由于DDS中幾乎所有部件都屬于數字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當靈活，因此性價比極高。但DDS也有局限性，主要表現在：

1）輸出頻帶范圍有限 受器件速度(特別是DAC)的限制，使得工作時鐘頻率fc較低，DDS不能直接運用于微波頻段，這也是DDS的主要缺點之一；2）雜散抑制差 DDS全數字結構帶來了許多優點，但正是由于這種結構以及尋址ROM時采用的相位截斷、DAC位數有限等決定了DDS的雜散抑制較差。

通過以上3種頻率合成技術的分析，我們可以簡要總結出各自的性能特點[4]。如表1所示。

表1 三種頻率合成器的性能比較Tab.1 Performance comparison of the three frequency synthesizer

1.4 混合頻率合成技術

根據PLL和DDS的特點可知，PLL頻率合成技術具有高頻率、寬帶、頻譜質量好的優點，但是其頻率轉換速度低。而DDS技術則具有高速頻率跳變能力、頻率和相位分辨率高，但在設計電路時經常要在帶寬、頻率精度、頻率轉換時間、相位噪聲等要求中折衷考慮。因此，出現了多種將兩種技術結合起來構成DDS與PLL混合技術實現頻率合成的方案[5]，DDS+PLL頻率合成就是以DDS作為PLL的參考源驅動PLL的一類混合型頻率合成技術。DDS有輸出步長小而又有較高相噪的優點，但同時又有雜散較多的缺點。而PLL在輸出步長小時，相位噪聲差，但它對雜散的抑制性能良好。所以DDS與PLL兩種頻率合成技術結合起來，取長補短，相得益彰，是一種非常合理的頻率合成解決頻率合成技術的性能指標。

DDS+PLL混合頻率合成的方案主要有DDS激勵PLL組合以及DDS與PLL混頻組合兩種。

1.4.1 DDS激勵PLL頻率合成器系統

DDS激勵PLL是目前最簡單和最常用的頻率合成組合方案[6]，將PLL設計成N倍頻環， DDS輸出通過帶通濾波器BPF后直接作為PLL的參考信號，此處加入的帶通濾波器是為了抑制DDS的寬帶頻率雜散。這個DDS組合PLL的頻率合成方法，是將DDS作為PLL的參考源來驅動PLL，系統穩定性高，結構簡單易實現，可以實現較高的頻率輸出，具有很高的分辨率，在N不太大時，相位噪聲和雜散都可以較低，充分體現了DDS+PLL組合系統的優越性。另一方面，由于DDS輸出端的帶通濾波器無法濾除通帶內的雜散，在PLL將DDS輸出頻率N倍頻的同時，這些雜散將會被放大，這對系統頻譜純度有一定影響。DDS激勵PLL系統原理圖如圖3所示。

圖3 DDS激勵PLL系統原理圖Fig. 3 DDS Incentive PLL System Schematic

由此可知，DDS激勵PLL組合系統的輸出頻率fOut為：fOut=N×fDDS，通過程序控制改變DDS輸出頻率或PLL倍頻系數N就可以改變輸出頻率。輸出頻率分辨率fd=N×fDDSd，其中fDDSd為DDS的頻率分辨率。

1.4.2 DDS內插PLL頻率合成方案

DDS內插于PLL環路，將DDS的輸出與PLL中的反饋分量相混頻，經過N分頻后作為鑒相器的參考輸入，通過改變DDS的輸出頻率來改變鑒相器的鑒相頻率，最終達到控制系統輸出頻率的目的[7]。該方案的優點是：DDS沒有參與倍頻，因此雜散和相位噪聲的倍頻惡化問題對系統的影響比較小，其他優點和DDS激勵 PLL差不多，理論上能夠得到很好的相噪和雜散特性。但是此方案也存在一些缺點：1）如果用于很高頻段，則系統中的帶通濾波器需要有很好的選擇性，從而不易實現；2）如果用于稍低的頻段，那么交調分量一旦接近混頻輸出信號，也將加大濾波器的設計難度。該系統原理圖如圖4所示。

圖4 DDS內插PLL系統原理圖Fig. 4 DDS interpolate PLL system schematic

該方案把DDS內插到PLL環內，具體來說就是用DDS的輸出和PLL中的反饋分量相混頻，然后作為鑒相器的參考輸入，通過改變DDS的輸出頻率，從而改變鑒相器頻率，來達到控制系統輸出頻率的目的。

2 頻率合成技術的新進展

2.1 頻率合成器芯片

隨著微電子技術和計算機技術的飛速發展，頻率合成技術從分立元件迅速發展到全集成化，即所有元件集成到一塊芯片上。頻率合成器的發展趨勢是頻率更高、系統功能更強、制作工藝更先進、集成度更高、成本更低、功耗更低、系列產品更加完善等。頻率合成器在國外已經發展的比較成熟，形成了各種類型的鎖相式頻率合成器、直接數字頻率合成器、雙環或多環鎖相式頻率合成器、DDS與PLL混合式頻率合成器等系列產品。

生產頻率合成器的國外廠商主要有美國國家半導體（NSC）（已被TI公司收購）、美國模擬器件公司（AD）、德州儀器（TI）、凌特爾特公司（Linear）、Hittite、意法半導體等。

AD公司的ADF41020頻率合成器，可以用于無線接收機和發射機的上變頻和下變頻部分，頻率范圍達到4～18 GHz，供電電流30 mA。ADF41020提供極高的帶寬，設計中無需倍頻，從而簡化系統框架并降低成本。其工作帶寬高達18 GHz，是當今市場上能夠提供的最高PLL頻率合成器。

美國國家半導體（NSC）公司的用于射頻個人通信Δ-∑的低功耗雙路PLL頻率合成器LMX2487E，頻率范圍3～7.5 GHz，供電電壓2.5～3.6 V。具有集成VCO的PLL頻率合成器LMX2541可以實現32 MHz～4 GHz的頻率范圍。

TI公司的TRF3765頻率合成器是一款寬頻帶整數-N/分數-N頻率合成器，此合成器具有一個整數型寬頻帶壓控振蕩器(VCO)。可編程輸出分配器可實現 300 MHz～4.8 GHz之間的連續頻率范圍。

凌力爾特公司(Linear) 推出高性能6GH整數 N 頻率合成器 LTC6945，該器件具卓越的 -226 dBc/Hz 歸一化閉環帶內相位噪聲、出色的-274 dBc/Hz歸一化帶內1/f噪聲、-157 dBc/Hz的寬帶相位噪聲層和同類最佳的-102 dBc 雜散輸出該器件有一個內置的輸出分頻器，可從1到6編程，以將調諧頻率覆蓋范圍擴展為低至350 MHz。

2.2 頻率合成器的軟件實現

隨著DSP和FPGA技術的發展，人們運用軟件無線電的思想，采用大規模可編程邏輯器件構成鎖相環與頻率合成器的硬件平臺，可以在不改變硬件平臺的情況下，采用軟件編程的方法實現鎖相環的功能[8]。

目前，DDS系統基本上都是采用現場可編程門陣列(FPGA)來實現其數字部分。它不僅具有高速、可靠，內嵌RAM模塊，而且可以根據需要方便地把波形存儲表內嵌入FPGA中，實現不同波形的靈活設計。在DDS系統中，FPGA主要實現如下功能：1）實現相位累加器；2）波形數據存儲的查找表。

3 結束語

文中綜述了頻率合成技術的發展歷史，分析了幾種主要頻率合成技術的工作原理，也介紹了頻率合成技術的最新進展。總之，頻率合成技術正向集成化、數字化、軟件化、高速化、低成本、低功耗方向發展，這也會使頻率合成技術在現代航空，遙控遙測，雷達，通信等電子系統得到更廣泛的應用。

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YANG Yi,BAO Jing-fu. Research progress of frequency synthesis yechniques[J].Telecommunication Engineering,2007,47(2):344-349.

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The development and application of frequency synthesis technology

ZHANG Xian-zhong, ZHANG Tao
（Information Science and Engineering, Wuhan University of Science and Techndgy,Wuhan 430081, China）

This paper，based on the horizontal comparison of latest frequency synthesis technology, details the history and current situation of frequency synthesis technology; Presents and analyzes the basic principles of the main frequency synthesis technology; Finally, introduces the digitization、integrated and the software of the frequency synthesis technology. This paper has a very important practical value to comprehensive understanding of the frequency synthesis technology.

frequency synthesizer; PLL; chip; FPGA

TN74

A

1674-6236(2014)03-0142-04

2013–05–14 稿件編號：201305156

張獻中(1987—)，男，河南南陽人，碩士。研究方向：模擬CMOS集成電路設計。