基于FPGA的寬頻譜信號監測系統設計

李春橋++侯立剛++張天然

摘 要： 以軟件無線電數字中頻接收理論為依據，利用FPGA實現了寬頻域無線信號監測的系統設計。本課題主要完成數字中頻接收，并將處理后的頻譜、信號及監測信息上傳至DSP進行解調，利用Simulink實現系統建模仿真；利用Verilog HDL實現各個數據通路模塊，包括NCO模塊、FIR濾波器模塊和FFT模塊等；搭建硬件平臺，通過FPGA進行系統設計實現。整個系統監測頻率范圍從500 kHz～6 GHz，輸出信號的信噪比達到50 dB以上，實現了對無線寬頻譜信號的監測，達到了設計要求。

關鍵詞： FPGA； 軟件無線電； 數字中頻接收； 寬頻譜信號

中圖分類號： TN911.7?34； TP308 文獻標識碼： A 文章編號： 1004?373X（2014）19?0052?05

Design of wide?spectrum signal monitoring system based on FPGA

LI Chun?qiao， HOU Li?gang， ZHANG Tian?ran

（College of Electronic Information and Control Engineering， Beijing University of Technology， Beijing 100124， China）

Abstract：. The system design for wireless signal monitoring in wide frequency range is realized in this paper based on the SR digital intermediate frequency reception theory. In this subject， the digital intermediate frequency receiver was achieved. The processed spectrum， signal and monitoring information is uploaded to DSP for demodulation. The modeling simulation in system level was realized by means of Simulink. All the data path modules， including NCO module， FIR filter module and FFT module were realized by the aid of Verilog HDL. The hardware platform was created and the prototype verification was performed through FPGA. The system′s monitoring range of frequency is 500 KHz～6GHz and SNR of output signal is more than 50dB. The system realized the monitoring function of wireless spectrum signal and met the design requirements.

Keywords： FPGA； software radio； digital intermediate frequency reception； wide?spectrum signal

0 引 言

隨著無線通信的數量和種類不斷增加，實時地監測無線信號變得越來越重要。在軍事通信領域中，由于工作頻段、調制方式、通信協議和編碼方式等不同，電臺之間的差異限制了不同電臺之間的互連互通，各通信系統之間無法實現無縫連接[1]，由此提出了軟件無線電（Software Radio）的概念，從而使不同頻段的無線通信可以使用統一的平臺。其主要思想是通過改變軟件編程來重構硬件系統，使整個系統完成不同的功能。介紹了一個基于軟件無線電技術的寬頻域的信號監測系統，采用FPGA實現軟件無線電數字中頻接收模塊，具有高集成度、高可編程度以及高性能等優點，主要用于信號監測分析與探測定位，在軍事應用上具有非常重要的作用。

1 系統建模與仿真

1.1 系統原理

整個探測系統由寬帶天線組單元、探測主機單元與系統終端三部分組成。寬帶天線組單元由寬帶全向天線組模塊、定向天線模塊以及天線電子開關模塊組成；探測主機單元由前端射頻單元、基帶信號處理分析單元、探測器主控模塊以及外置數據存儲模塊四部分組成。前端射頻單元的主要功能是將接收到的500 kHz到6 GHz的射頻信號轉化為70 MHz的中頻信號，供后續信號處理單元分析處理；基帶信號處理分析單元是系統的核心，主要包括數據采集、信號能量檢測和頻譜分析；探測器主控模塊通過網絡接口與基帶信號處理單元進行通信。

本系統主要完成基帶信號處理單元的功能。射頻前端將射頻信號轉換的中頻模擬信號經采樣后轉換為數字中頻信號輸入系統，并通過信號監測模塊檢測可疑信號。系統包含兩種工作模式，一種是全頻段掃描模式，對空中的無線信號進行長期監測，分析可疑信號的規律和特征參數，并建立背景信號數據庫；另一種工作模式是單頻點監測模式，對設定的某個頻率的信號進行連續跟蹤[2]。系統框圖如圖1所示。

1.2 系統建模與仿真

1.2.1 系統建模

分別對兩種工作模式進行建模，系統模型仿真在Simulink平臺上完成，用示波器和頻譜儀查看波形和頻譜。全頻段掃描模式和單頻點掃描模式分別如圖2和圖3所示。

1.2.2 系統仿真

在全頻段掃描模式時，輸入70 MHz的中頻信號，模擬信號設置為4 MHz；單頻點掃描模式時，輸入70 MHz的中頻信號，模擬信號設置為40 kHz。采樣由零階保持器來實現，全頻段掃描采樣率設置為40 MHz，單頻點模式采樣率為8 MHz。

利用Simulink搭建整體模型后，為了滿足整個系統的頻率分辨率不大于20 kHz的指標，從系統占用空間考慮，FFT點數、緩沖區設置為8 192，在FFT后取絕對值，利用向量顯示器得到信號幅度?頻率圖，如圖4所示，全頻段模擬信號為4 MHz，在一系列變換后得到4 MHz信號的頻譜，驗證了全頻段建模的正確性。全頻段模式頻率分辨率約為1.2 kHz，單頻點模式頻率分辨率為24 Hz。

2 FPGA系統實現

主要通過硬件來實現整個系統的設計，利用Verilog HDL實現芯片的各模塊，通過Modelsim進行功能仿真。

2.1 系統平臺搭建

基于課題項目要求，本系統最終選用Altera公司的Cyclone Ⅲ系列芯片EP3C120F484C。A/D轉換芯片選擇AD9214，分辨率為10 b，吞吐率為80 MSPS，采樣速率可達到200 MHz。在輸入信號為70.3 MHz時，信噪比SNR達到54 dB，無雜散動態范圍SFDR達到64 dBc。DSP芯片選用TMS320DM6446，其集成了一個高性能的DSP核心與一個ARM9的內核，主頻可以達到594 MHz，指令數可以達到4 752 MIPS[3]。外圍接口包括網口、USB2.0、SPI、串口等。

軟件開發環境為Quartus 11.1，包含內嵌邏輯分析儀Signaltap，仿真環境為ModelSim 6.6b。硬件平臺如圖5所示。聯合調試時需要6 GHz信號源、頻譜儀和邏輯分析儀等測試工具，最終實現數據轉換和處理后上傳給上位機進行可視化顯示。

2.2 模塊設計與仿真

2.2.1 NCO模塊設計與仿真

在全頻段模式中，需要產生10 MHz的正交本振信號，采樣時鐘為40 MHz，輸出信號為10 MHz。在單頻點模式中，采樣時鐘為8 MHz，本振信號為2 MHz。由于這兩種模式的NCO仿真原理相同，故選用全頻段模式NCO仿真圖進行舉例，如圖6所示。

2.2.2 混頻模塊設計與仿真

在混頻器中將輸入的數字中頻信號與本振相乘，得到兩路正交的信號，以實現信號的搬移。現今乘法器的設計已經很成熟，由于Booth算法運算速度快，本文選擇Booth算法實現乘法器[4]。

本系統中乘數為數字中頻信號，即ADC轉換的10 b信號，由于存在噪聲的影響，選取高8 b作為乘法器的乘數。本振信號為18 b，輸出帶符號位為27 b，則仿真結果如圖7所示。輸入乘數為[M1，]被乘數為[M2，]乘法器輸出為PRO。

2.2.3 FIR濾波器的設計與仿真

FIR濾波器的運算主要是卷積運算，即累加和乘法運算。在實現FIR濾波器時，串行算法雖然占用資源少，但是速度慢，而并行則需要很多的乘法器。基于速度和占用資源的考慮，分布式算法（Distribute Arithmetic，DA）是一個折中的辦法[5]。FIR濾波器仿真圖如圖8所示，時鐘為40 MHz，復位低有效，ast_sink_valid為輸入有效信號，輸入數據為8 b帶符號數，系數為9 b帶符號數，輸出數據為18 b帶符號數。

2.2.4 CIC濾波器的設計與仿真

在單頻點掃描時，采樣率為8 MHz，信號帶寬為200 kHz，輸入數據寬度為8 b，抽取因子為10，延遲為2的3級CIC，之后再加兩級半帶濾波器。在設計濾波器輸出及內部寄存器寬度時，設輸入數據為Din，級數為N，抽取因子為M。CIC濾波器輸入數據位寬為8 b，中間寄存器位寬為20 b，防止數據溢出。程序中用狀態機實現抽取，本設計采用了3級濾波器，所以需要三個積分器和三個梳狀器，由于輸入為8 b，輸出為16 b，所以需要進行符號擴展，仿真結果如圖9所示。ast_sink_data為輸入信號，濾波之后的輸出為ast_source_data。

在CIC濾波后要經過兩級HB濾波器來實現4倍抽取濾波，在Matlab仿真中優化得到第一級的HB為7階，第二級HB為9階。輸入信號為17 b，輸出信號16 b，實現過程與FIR濾波器類似，半帶濾波器的系數偶數點[6]為0，此處不再贅述。

2.2.5 FFT模塊的設計與仿真

FFT模塊輸入數據的實部和虛部都為16 b，指數部分為6 b，旋轉因子的位數為16 b，FFT點數為8 192，所以需要13級蝶形運算，每級4 096個蝶形運算。為了防止數據溢出，內部寄存器位寬都設置為32 b，從而減少了溢出檢測模塊。本文中FFT結構選擇流水線結構，運算過程是逐級順序處理的，每一級都有獨立的存儲單元和蝶形運算單元，各級計算流水進行，可以看做是一個串行的處理結構[7]。

在仿真FFT時，將Matlab產生的數據以十六進制存儲在數據文件中，作為Modelsim仿真的輸入數據。Modelsim仿真圖如圖10所示，sink_real，sink_imag，sink_sop，sink_eop分別為輸入信號的實部、虛部、起始標志和截止標志；source_valid，source_real和source_imag分別為輸出信號的有效信號、實部和虛部。

2.2.6 緩存模塊的設計與仿真

由于DSP讀取速度快于芯片寫入頻譜數據的速度，故芯片內部需要數據緩存模塊來保證DSP傳輸數據不丟失。DSP通過EMIFA端口與芯片進行通信，EMIFA是用來連接Flash、SRAM多種存儲設備的外設端口。此緩存模塊采用乒乓式RAM來實現，兩個緩沖區交替進行讀寫數據，將數據寫入RAM_1，寫完數據后發出信號表示寫滿可讀，繼而寫RAM_2，如此循環，周而復始，通過地址來區分兩塊RAM[8]。

仿真結果如圖11和圖12所示。O_AB信號當前時刻下降沿表示寫RAM_1，下一時刻上升沿說明RAM_1已寫滿，開始寫入數據到RAM_2。由圖11可以看到O_AB高低變換，表示芯片在交替寫入數據到兩個RAM。本文選擇的RAM容量為8 192×16 b，與全頻段掃描時每個帶寬對應的FFT點數相同，保證數據包的完整性。

2.2.7 SPI接口設計與仿真

系統需要與射頻前端進行通信，此系統采用SPI總線下傳命令至射頻端，用來確定掃描射頻信號的范圍。設計的SPI總線采用上升沿采樣、下降沿輸出工作模式，主模塊為芯片，本系統時鐘為14.318 MHz，SPI總線的仿真結果如圖13所示，每幀數據為8 B，通過信號ctrl_reg來接收和發送緩沖區等的配置信息，圖中MOSI端口為輸出給RF端的串行數據。

3 系統板聯合調試及結果

利用Quartus Ⅱ軟件完成建立工程、綜合和編譯過程并自動生成SOF文件，選擇JTAG模式下載可以方便地利用Signaltap來進行調試。板級驗證系統框圖如圖14所示。

ADC時鐘為80 MHz，并行輸出10 b送給FPGA；FPGA通過SPI發送命令至RF端；DSP通過EMIF接口來讀取FPGA內部RAM緩存的數據。在驗證時先進行接口的驗證，接口傳輸正確就可以驗證整個系統。板級驗證實物圖如圖15所示。

利用邏輯分析儀采集FPGA發送給DSP的數據如圖16所示。CS，REN為低時，DSP讀取數據，BA用來區分傳輸高低字節。

FPGA通過SPI口發送命令至RF端，通過邏輯分析儀采集發送的數據如圖17所示。SPI三根線SCLK，MOSI和CS。每幀數據為8 B，包括包頭、頻段號和包尾。count信號為對傳輸字節的計數。

最終將整個系統連接起來，啟動測試模式，射頻前端發送中心頻率為70 MHz，帶寬為10 MHz的模擬信號，經過一系列變換，得到的頻譜如圖18所示。Valid信號為高電平時，頻譜數據有效。

選擇全頻段掃描模式，信號發生器產生1 GHz的信號輸入給系統，軟件參考電平設置為20 dB，經過轉換和處理，原信號的頻譜如圖19所示。檢測到信號頻率與設置的無線信號保持一致，輸出信號信噪比達到50 dB以上。在單頻點模式，利用信號源產生2 GHz信號，帶寬為200 kHz，采樣率為100 kHz，掃描時間為100 ms，恢復出來的信號如圖20所示。

4 結 論

本文介紹了基于FPGA的寬頻譜信號監測系統的工作原理。具體包括驗證了系統設計的正確性和可行性，并利用Simulink進行系統仿真驗證，構建探測系統平臺；利用Verilog HDL實現各個數據通路模塊，最終聯合調試成功，實現對寬頻譜信號的監測功能，整個系統輸出信號的信噪比達到50 dB以上，達到了設計要求。這種采用FPGA并基于軟件無線電設計的系統在通信、軍事等領域具有廣泛的應用前景。

參考文獻

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[8] 吳繼華，蔡海寧，王誠.Altera FPGA/CPLD設計[M].北京：人民郵電出版社，2011.

仿真結果如圖11和圖12所示。O_AB信號當前時刻下降沿表示寫RAM_1，下一時刻上升沿說明RAM_1已寫滿，開始寫入數據到RAM_2。由圖11可以看到O_AB高低變換，表示芯片在交替寫入數據到兩個RAM。本文選擇的RAM容量為8 192×16 b，與全頻段掃描時每個帶寬對應的FFT點數相同，保證數據包的完整性。

2.2.7 SPI接口設計與仿真

系統需要與射頻前端進行通信，此系統采用SPI總線下傳命令至射頻端，用來確定掃描射頻信號的范圍。設計的SPI總線采用上升沿采樣、下降沿輸出工作模式，主模塊為芯片，本系統時鐘為14.318 MHz，SPI總線的仿真結果如圖13所示，每幀數據為8 B，通過信號ctrl_reg來接收和發送緩沖區等的配置信息，圖中MOSI端口為輸出給RF端的串行數據。

3 系統板聯合調試及結果

利用Quartus Ⅱ軟件完成建立工程、綜合和編譯過程并自動生成SOF文件，選擇JTAG模式下載可以方便地利用Signaltap來進行調試。板級驗證系統框圖如圖14所示。

ADC時鐘為80 MHz，并行輸出10 b送給FPGA；FPGA通過SPI發送命令至RF端；DSP通過EMIF接口來讀取FPGA內部RAM緩存的數據。在驗證時先進行接口的驗證，接口傳輸正確就可以驗證整個系統。板級驗證實物圖如圖15所示。

利用邏輯分析儀采集FPGA發送給DSP的數據如圖16所示。CS，REN為低時，DSP讀取數據，BA用來區分傳輸高低字節。

FPGA通過SPI口發送命令至RF端，通過邏輯分析儀采集發送的數據如圖17所示。SPI三根線SCLK，MOSI和CS。每幀數據為8 B，包括包頭、頻段號和包尾。count信號為對傳輸字節的計數。

最終將整個系統連接起來，啟動測試模式，射頻前端發送中心頻率為70 MHz，帶寬為10 MHz的模擬信號，經過一系列變換，得到的頻譜如圖18所示。Valid信號為高電平時，頻譜數據有效。

選擇全頻段掃描模式，信號發生器產生1 GHz的信號輸入給系統，軟件參考電平設置為20 dB，經過轉換和處理，原信號的頻譜如圖19所示。檢測到信號頻率與設置的無線信號保持一致，輸出信號信噪比達到50 dB以上。在單頻點模式，利用信號源產生2 GHz信號，帶寬為200 kHz，采樣率為100 kHz，掃描時間為100 ms，恢復出來的信號如圖20所示。

4 結 論

本文介紹了基于FPGA的寬頻譜信號監測系統的工作原理。具體包括驗證了系統設計的正確性和可行性，并利用Simulink進行系統仿真驗證，構建探測系統平臺；利用Verilog HDL實現各個數據通路模塊，最終聯合調試成功，實現對寬頻譜信號的監測功能，整個系統輸出信號的信噪比達到50 dB以上，達到了設計要求。這種采用FPGA并基于軟件無線電設計的系統在通信、軍事等領域具有廣泛的應用前景。

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2.2.7 SPI接口設計與仿真

系統需要與射頻前端進行通信，此系統采用SPI總線下傳命令至射頻端，用來確定掃描射頻信號的范圍。設計的SPI總線采用上升沿采樣、下降沿輸出工作模式，主模塊為芯片，本系統時鐘為14.318 MHz，SPI總線的仿真結果如圖13所示，每幀數據為8 B，通過信號ctrl_reg來接收和發送緩沖區等的配置信息，圖中MOSI端口為輸出給RF端的串行數據。

3 系統板聯合調試及結果

利用Quartus Ⅱ軟件完成建立工程、綜合和編譯過程并自動生成SOF文件，選擇JTAG模式下載可以方便地利用Signaltap來進行調試。板級驗證系統框圖如圖14所示。

ADC時鐘為80 MHz，并行輸出10 b送給FPGA；FPGA通過SPI發送命令至RF端；DSP通過EMIF接口來讀取FPGA內部RAM緩存的數據。在驗證時先進行接口的驗證，接口傳輸正確就可以驗證整個系統。板級驗證實物圖如圖15所示。

利用邏輯分析儀采集FPGA發送給DSP的數據如圖16所示。CS，REN為低時，DSP讀取數據，BA用來區分傳輸高低字節。

FPGA通過SPI口發送命令至RF端，通過邏輯分析儀采集發送的數據如圖17所示。SPI三根線SCLK，MOSI和CS。每幀數據為8 B，包括包頭、頻段號和包尾。count信號為對傳輸字節的計數。

最終將整個系統連接起來，啟動測試模式，射頻前端發送中心頻率為70 MHz，帶寬為10 MHz的模擬信號，經過一系列變換，得到的頻譜如圖18所示。Valid信號為高電平時，頻譜數據有效。

選擇全頻段掃描模式，信號發生器產生1 GHz的信號輸入給系統，軟件參考電平設置為20 dB，經過轉換和處理，原信號的頻譜如圖19所示。檢測到信號頻率與設置的無線信號保持一致，輸出信號信噪比達到50 dB以上。在單頻點模式，利用信號源產生2 GHz信號，帶寬為200 kHz，采樣率為100 kHz，掃描時間為100 ms，恢復出來的信號如圖20所示。

4 結 論

本文介紹了基于FPGA的寬頻譜信號監測系統的工作原理。具體包括驗證了系統設計的正確性和可行性，并利用Simulink進行系統仿真驗證，構建探測系統平臺；利用Verilog HDL實現各個數據通路模塊，最終聯合調試成功，實現對寬頻譜信號的監測功能，整個系統輸出信號的信噪比達到50 dB以上，達到了設計要求。這種采用FPGA并基于軟件無線電設計的系統在通信、軍事等領域具有廣泛的應用前景。

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