16.8GHz 4分頻器芯片設計

吳南民 盧彥民

【摘要】本文設計的16.8GHz 1：4分頻器是由兩個1：2分頻器構成，1：2分頻器采用單時鐘動態負載鎖存器結構。由于它們工作在不同的速率上，雖然結構相同，但參數配置不同，分別以高速和低功耗為優化目標進行電路設計。仿真結果和流片測試結果均表明在該芯片在16.8GHz下可以實現4分頻功能。

【關鍵詞】4分頻器；高頻傳輸；芯片設計

一、引言

分頻器廣泛應用于光纖通信、無線通信、測試系統等各種電路與系統中。在光纖通信系統中，欲將高速數據分接成多路低速數據是由分接器來實完成的，而分接器中必需由分頻器將高速時鐘變成低速時鐘。在無線通信系統中，精確的載波是由頻率合成器提供的，而頻率合成器中，也必須借助分頻器才能實現高精度低頻時鐘信號到高精度高頻載波信號的轉換。這兩種情況下分頻器都是工作在最高頻率的電路之一。因此高速分頻器集成電路的研究具有重大的現實意義[1]。

由于單時鐘動態負載鎖存器采用動態負載技術、開關管是共柵極組態，可以工作到很高的頻率，而且輸出信號幅度較大[2]。所以本文采用單時鐘動態負載鎖存器來構成分頻器。

二、電路設計

1.總體結構

1：4分頻器的結構框圖如圖1所示，電路的核心部分是框圖中間的部分即兩個1：2分頻器和它們之間的連接電路。第一個1：2分頻器工作在最高頻率上，第二個1：2分頻器工作在相對低的頻率上，為便于區分這兩個分頻器，把它們分別稱為高速1：2分頻器和低速1：2分頻器。因為要對電路進行測試，就要考慮端口的阻抗匹配、電平匹配、信號幅度等要求。為解決這些問題，電路中增加了輸入和輸出部分。輸入部分要實現輸入阻抗匹配和對輸入信號進行一些處理等功能。輸出部分是保證測試時的匹配以及得到一定的信號幅度。

測試結果分析：

1）電路設計時將輸入信號幅度設計為600mV，此時單端轉雙端電路工作狀態最好。增大輸入信號幅度時分頻范圍不會有很大變化。測試結果與模擬結果有類似情況，只是分頻器可以工作的最高頻率下降，分頻范圍減小。

2）芯片上留有一個焊盤作為參考電壓，模擬時該值為0.7V。也對該值進行了測試，電壓值為0.72V。改變這個值會影響分頻器的工作。但增大電壓值或減小電壓值，電路的性能都會變差。

五、結束語

芯片設計的各個環節都是密不可分的。電路設計和版圖設計要相互結合，在電路設計的過程中就應該考慮到版圖是否能實現，電路設計中元器件的選擇要考慮到版圖中的精度、面積等。在版圖設計時要考慮到能否進行測試和怎樣測試并盡量增加測試的可控性，同時需要考慮面積問題。另外，在電路設計中不能存在太敏感的點，在版圖設計中要注意多引入一些可控制的輸入端和焊盤，這樣才能提高電路的穩定性和可測性。

本設計電路成功地實現了預期功能，說明采用的結構和設計方法是可行的，該分頻器集成電路的設計、制造及測試對相關集成電路設計有一定的啟發意義。

參考文獻

[1]樓立恒.CMOS寬帶分數分頻頻率綜合器的研究與設計[D].浙江大學，2013.

[2]陳貴燦，邵志標，程軍.CMOS集成電路[M].西安：西安交通大學出版社，2000：2-4.

[3]Design and nosie analysis of a fully-differential charge pump for phase-locked loops[J].半導體學報，2009（10）.

[4]HongMo Wang.A 1.8V 3mW 16.8GHz Frequency Divider in 0.25mm CMOS.IEEE International Solid-State Circuits Conference，pp.196-197，2000.

作者簡介：

吳南民（1968—），男，江蘇南京人，大學本科，高級工程師，現供職于南京模擬技術研究所，研究方向：激光編碼和嵌入式電路。

盧彥民（1983—），男，江蘇南京人，碩士，助理工程師，現供職于南京模擬技術研究所，研究方向：集成電路和嵌入式電路。